客户分享 | 革命性 PCB 设计方法的经验_ACT_System_电源_电路_汽车_电源完整性_Cadence

客户分享 | 革命性 PCB 设计方法的经验

本文翻译转载于：Cadence Blog

作者：MSATeam

PCB 设计团队常常陷入重复的设计和仿真循环中，需要多次迭代才能满足 PCB 设计约束。在 CadenceLIVE SV 2025 大会上，Cadence 的客户 Priya Boopalan（来自 ZF，一家为乘用车、商用车和工业技术提供先进移动产品和系统的全球科技公司）和 Gopichandran Annadurai（来自 Formfactor Inc.，一家为整个 IC 生命周期提供关键测试和测量技术的领先供应商）解释了 Cadence 的工具如何通过将仿真阶段提前到设计流程中来改进 PCB 设计流程。该演示文稿现已开放，点击“阅读原文”观看视频。

本文中，Priya 和 Gopi 分享了如何使用集成到 Allegro X Design 平台的 Sigrity X Aurora PCB Analysis 来缩短 PCB 设计周期，并提供了有关他们使用该软件的经验的更多见解。

ZF 汽车 PCB 设计中的 MIPI 接口

Priya 向我们介绍了如何将 MIPI 接口（摄像头到处理器）有效地集成到 ZF 汽车 PCB 设计中。

汽车应用的 PCB 设计通常需要我们满足低功耗和电磁干扰/兼容性（EMI/EMC）要求，以及高速数据信号合规性。我们的 PCB 设计团队最近将仿真工作直接交到设计人员手中，从而缩短了设计完成时间。利用 Cadence Sigrity X Aurora PCB 分析软件，我们的设计人员可以在其设计工具环境中检查阻抗不连续性和过度串扰，甚至可以生成 S 参数来验证高速差分对的插入和回波损耗。事实证明，这种“数字孪生”方法比在设计完全布线后进行的传统 SI/PI 仿真效率高得多。我们发现，一旦切换到设计内分析，我们的移动行业处理器接口（MIPI）摄像头单元的完成速度可以提高 40%。

Formfactor 的大型复杂 PCB 设计

Gopi 分享了 Formfactor 如何使用自动选择性切割将设计自动裁剪到关注区域，从而高效分析大型复杂 PCB 设计。

图片由 Formfactor 提供

Formfactor 的测试板设计极具挑战性，因为它们尺寸庞大、层数众多、布线互连密度高。我们的目标是尽快设计好每一块电路板，同时确保高质量的电源传输、纯净的信号质量以及精确匹配的信号延迟。过去，设计过程中的分析总是意味着我们必须停下来，将设计转化为仿真工具。由于设计规模庞大，这很快就变得难以为继。然而，借助 Sigrity X Aurora PCB 分析，我们可以在设计工具中专注于设计的一个子集，并快速评估信号和功率目标。这种设计和分析的融合提高了设计效率，使我们能够将测试板的完成时间缩短了一半。由于我们设计团队的许多成员并非信号和电源完整性方面的专家，因此，当我们的设计未能达到目标时，我们请求 Cadence 使用其强大的 AI 引擎来优化设计。这可能意味着调整走线宽度/长度/间距，以及/或者添加缝合过孔，以改善高速信号的信号返回路径。

结论

Sigrity X Aurora PCB 分析能够帮助 ZF 和 Formfactor 等公司简化 PCB 设计流程，并通过在设计过程中进行分析，提供快速准确的结果，从而更快地将产品推向市场，同时帮助设计人员在设计周期的早期发现并解决问题。Aurora 的仿真速度比传统方法快 10 倍，其自动裁剪功能可减少设计数据库的大小，使设计人员能够专注于需要关注的区域。

Cadence 感谢 Priya 和 Gopi 的专业知识以及他们在 PCB 设计分析方面的经验和愿景。如需观看他们的 CadenceLIVE 点播演示，请注册 CadenceLIVE 并访问多物理场专题。

来源：Cadence楷登

台积电与Cadence合作提供AI驱动的先进节点设计流程、硅验证IP和3D-IC解决方案

内容摘要●AI 驱动的数字和定制设计流程，面向最新的 TSMC N2P 和 N3 工艺●Cadence 正与 TSMC 合作开发 A16 设计解决方案，以优化 PPA●集成了封装、模拟和数字设计的 Cadence Integrity 3D-IC 平台支持最新的 3Dblox 功能●合作的重点包括支持 Celsius Studio 应力分析、热/电压对功耗/电压降/STA 的影响进行分析，以及在设计阶段进行假定分析●设计 IP 为 AI 工厂赋能，包括业界首个经过硅验证的 GDDR7 IP，以 32Gbps 的速率在 TSMC N3 工艺节点运行●Cadence 设计解决方案支持 TSMC 硅光电技术并保证芯片设计的云端安全中国上海，2024 年 9 月 27 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布针对 AI 驱动的先进节点和 3D-IC 设计，正与台积电（TSMC）合作，以提高生产力，优化产品性能。人工智能应用的迅速普及，对能够处理巨量数据和计算的先进硅解决方案提出了前所未有的需求。为了满足这些不断升级的需求，业界正在推动先进节点硅片和 3D-IC 技术的发展。TSMC 和 Cadence 站在这场变革的最前沿，携手赋能客户，在提高性能的同时加快产品上市。 Cadence 业界卓越的数字和定制设计流程已通过 TSMC 认证，可用于其最新的 N3 和 N2P 工艺技术上的实现和签核。台积电和 Cadence 将延续长期设计技术协同优化（DTCO）合作伙伴传统，共同优化 A16 的功耗、性能和面积（PPA），增加 EDA 功能，以实现背面布线等先进技术。同时，Cadence 和台积电还在合作开发 Cadence.AI 项目，助力 AI 驱动的下一代数字和模拟设计自动化技术不断进步，提供业界理想的生产力和结果质量。Cadence.AI 是一个芯片到系统的 AI 平台，涵盖设计和验证的各个方面。台积电与 Cadence 的合作主要集中在三个领域：Cadence® Cerebrus™ Intelligent Chip Explorer 将 AI 用于数字设计，旨在实现更优 PPA。Cadence Joint Enterprise Data and AI（JedAI）Platform 使用生成式 AI 进行设计调试和分析，有助于 PPA 分析。Cadence Virtuoso® Studio 支持将之前的定制和模拟设计迁移到现代节点，执行电路优化和高精度蒙特卡洛分析。Cadence Integrity™ 3D-IC 平台是一款理想的系统级探索解决方案，一站式提供封装、模拟和数字实现，让高效的 3D-IC 设计成为可能。通过支持所有最新的 3Dblox 功能和结构，为创新开辟了新的机会。为了支持 TSMC 3DFabric™ 技术中的超高密度互联，TSMC 和 Cadence 通力合作，为裸片到裸片和裸片到基板连接开发了新一代高容量基板布线工具。多物理场分析和优化是 3D-IC 技术取得成功的关键。除了电气/热分析之外，TSMC 和 Cadence 合作为 TSMC 3DFabric 提供翘曲/应力分析，Cadence 的 Celsius™ Studio 翘曲/应力分析仿真结果已经过实际项目验证。Cadence Integrity 3D-IC 平台还可分析热/电压对功耗/压降/ STA 的影响，并通过了 TSMC 3DFabric 验证。AI 工厂的数据量庞大，因此需要更多互连和更广泛的功率范围。Cadence 提供全面的关键 IP 产品组合，用于在小芯片（chiplet）之间和数据中心之间高效地移动数据，包括Universal Chiplet Interconnect Express™（UCIe™）1.0、PCI Express®（PCIe®）6.0，以及全球首个经过硅验证的支持 TSMC N3 的 GDDR7（运行速率为 32Gbps），为数据中心和网络边缘的 AI 接口提供最具成本效益的性能。为了应对 AI 芯片之间日益增长的通信挑战，Cadence 硅光子设计解决方案支持 TSMC 的紧凑型通用光子引擎（COUPE）。TSMC 和 Cadence 正在与领先车企携手合作。现如今，汽车设计中的电子元件越来越多，针对当前和未来制程节点（如 TSMC N5A 和之后的 N3A）的 IP 开发变得更加重要。TSMC 和 Cadence 还合作展示了针对 TSMC 的先进制程节点、云端运行且具有极高精准度和可扩展性的芯片设计全流程。通过此次合作，双方客户可采用 Cadence 的各种云解决方案来缩短设计进度。“TSMC 和 Cadence 长期以来一直保持着有效的合作关系，帮助全球客户将硅设计变为现实，” Cadence 资深副总裁兼数字与签核事业部总经理 Chin-Chi Teng 表示，“我们将携手通过 AI 驱动的 EDA 软件颠覆硅设计的未来，为 TSMC 的最新工艺技术提供支持。我们正在进行的合作项目聚焦面向新一代技术的创新解决方案，如 TSMC 的 A16 和 3Dblox 技术，为 AI 工厂的未来铺平道路。” “通过与 Cadence 的合作，我们已成功针对 TSMC 的 N2 工艺实现了 AI 优化的设计流程，推动 3D-IC 设计不断进步，” TSMC 生态系统和联盟管理部门负责人 Dan Kochpatcharin 表示，“这标志着数字和定制解决方案实现了一次重要的飞跃，为驱动 AI 基础设施的技术创新提供了充分的条件。” 来源：Cadence楷登