首页/文章/ 详情

推出突破性DDR5 12.8Gbps MRDIMM Gen2内存IP系统,助力云端AI技术升级

2天前浏览8
高性能数据中心和企业内存解决方案现已上市,欢迎客户垂询合作

中国上海,2025 年 5 月 7 日 —— 楷登电子(美国 Cadence 公司,NASDAQ:CDNS)近日宣布率先推出基于台积公司 N3 工艺的 DDR5 12.8Gbps MRDIMM Gen2 内存 IP 解决方案。该新解决方案可满足业内对于更大内存带宽的需求,能适应企业和数据中心应用中前沿的 AI 处理需求,包括云端 AI。Cadence® DDR5 MRDIMM IP 基于 Cadence 经过验证且非常成功的 DDR5 和 GDDR6 产品线,拥有全新的可扩展、可调整的高性能架构。此 IP 解决方案已与人工智能、高性能计算和数据中心领域的多家领先客户建立合作,在技术创新领域持续深耕。














   


新 Cadence DDR5 IP 提供了一个 PHY 和一个高性能控制器作为完整的内存子系统。该设计使用最新面世的 MRDIMM(Gen2)在硬件上进行了验证,可实现出色的 12.8Gbps 数据速率,与使用现有 DDR5 6400Mbps DRAM 部件相比,带宽翻倍。DDR5 IP 内存子系统基于 Cadence 经过硅验证的高性能架构、超低延迟加密和行业卓越的 RAS 功能。DDR5 MRDIMM Gen2 IP 旨在实现具有灵活布局设计选项的先进 SoC 和小芯片(chiplet),而新架构允许根据单个应用需求对功耗和性能进行精细调整。

   

Micron 副总裁兼数据中心产品总经理 Praveen Vaidyanathan 说道: “Cadence DDR5 IP 产品组合结合 Micron 业内理想的基于 1γ(1 伽马)的 DRAM,可满足 AI 处理工作负载对更高内存带宽、高存储密度和高可靠性的快速增长需求。这些内存技术的突破性提升对赋能数据中心和企业环境中新一代 AI/ML 和 HPC 应用具有关键意义”。

“Cadence 的 DDR5 MRDIMM IP 系统解决方案与具有 Montage 内存缓冲的 MRDIMM 模块相结合,为新一代服务器提供了具有两倍带宽的高性能内存子系统”,Montage Technology 总裁 Stephen Tai 表示,“Montage 面向 MRDIMM 的 MRCD02/MDB02 芯片能够达到 12.8Gbps 的数据速率,可以很好地支持服务器和数据中心产品”。 

“利用 Cadence 的 DDR5 12.8Gbps MRDIMM IP 系统解决方案,数据中心和企业应用可获得显著性能优势,众多大客户纷纷采用 Cadence 这一创新技术即是明证”,Cadence 高级副总裁兼芯片解决方案事业部总经理 Boyd Phelps 说道,“在提高标准的同时,此次新推出的先进内存 IP 系统也建立了一个路线图,为我们客户的下一代 SoC 和 小芯片(chiplet)产品提供了持续支持”。

   

Cadence 的 DDR5 控制器和 PHY 已通过 Cadence 的 Verification IP(VIP)进行 DDR 验证,可提供快速的 IP 和 SoC 验证签核。面向 DDR5 的 Cadence VIP 包括一个完整的解决方案,从 IP 到系统级验证与 DFI VIP、DDR5 内存模型和系统性能分析器。 


来源:Cadence楷登
SystemHPC半导体航空航天汽车电子芯片Cadence数字孪生控制人工智能
著作权归作者所有,欢迎分享,未经许可,不得转载
首次发布时间:2025-10-26
最近编辑:2天前
Cadence楷登
签名征集中
获赞 1粉丝 106文章 630课程 0
点赞
收藏
作者推荐

从芯片到系统,Cadence 开启设计智能化新时代

近日,楷登电子(Cadence)亚太区资深技术总监张永专先生受邀于上海参加了 SEMICON CHINA 2025,并发表了题为《AI 驱动半导体与系统设计》的演讲。他从 EDA 企业视角出发,深入剖析 AI 为行业带来的机遇与挑战,分享 Cadence 运用 AI 技术在半导体与系统设计领域的创新应用成果并展示 Cadence 推动行业前沿创新的思路与实践。 EDA 的 AI 机遇:技术融合催生变革在 AI 驱动的时代浪潮下,各行业积极探索如何借助 AI 释放创造力、提升生产力。得益于摩尔定律, Cadence 紧跟步伐,加快智能化升级,依靠多运算、多引擎的协同运作,借力使力,推动芯片迭代加速,助力半导体行业在后摩尔时代稳健发展。 张永专先生认为,AI 为 EDA 领域带来了全新机遇。AI 作为新兴的优化技术(Optimization AI),与 EDA 原有的核心算法深度融合,为设计品质(QOR)和性能带来新突破。例如在布局布线(P&R)环节,显著改善功耗、性能和面积(PPA)表现;在仿真过程中,大幅提升运行效率。同时,借助 AI 大语言模型,设计抽象(design abstraction)正逐步演变为新一代任务抽象工具,实现自然语言交互,让编码、调试等任务自动化完成。由此 Cadence 提出 “three layer cake” 概念,其 AI 解决方案构建了三层架构:底层利用现有引擎进一步加速 AI 部署;中层通过代理式 AI,针对数字、模拟及仿真领域,提供多样化 Optimization AI 解决方案;顶层 Cadence Copilot,借助大语言模型(LLM)等先进技术,升级基于 LLM 的 AI 解决方案。 就大语言模型的能力,张永专先生介绍称,目前可以通过大语言模型接入现有的工具,实现查找和发现设计中的问题。不久的将来,该大语言模型将具备深度推理能力,能够对问题进行分类并分析产生的原因以及所带来的变化。甚至未来随着大语言模型能力的提升,最终将实现从工程师的想法开始,自动生成设计。 “这印证 Cadence 很久之前就看到的未来趋势,就是系统与软件将定义硬件的走向。未来有可能只进行规格描述,就能够进行 IC 设计。”张永专先生表示。 AI 赋能成效显著:多领域实现效率飞跃张永专先生例举,Cadence Cerebrus Intelligent Chip Explorer 是 Cadence 首款基于机器学习的数字实现工具。在 Optimization AI 方面,Cerebrus 平台借助 AI 优化布线工作和调试工具设置,实现更优的 PPA。张永专先生透露:“目前已有超过 750 个 tapeout 下线送交制造,AI 技术在其中的作用已深入人心。”随着 SoC 复杂性不断攀升,验证环节成为消耗算力和人力的 “大户”,缩短验证周期成为产品按时上市的关键。Cadence Verisium Artificial Intelligence (AI)-Driven Platform 构建机器学习模型并挖掘特定指标,极大提升了验证效率。在传统 EDA 流程中,PCB 布局布线耗费大量人力和时间,Cadence 推出的 Cadence Allegro X Design Platform实现器件摆放、金属镀覆和关键网络布线的自动化,并集成快速信号完整性和电源完整性分析功能,借助 AI 技术,PCB 布局布线流程耗时从近两天缩短至不到 2 小时,效率提升达 10 倍。JedAI 核心价值:构建协同创新生态更进一步,Cadence 推出 Cadence JedAI Platform 大数据分析平台,为客户提供全流程 AI 优化体验。张永专先生介绍,JedAI 平台可以把所有前中后端的讯息集 合起来,该平台兼容所有主流大语言模型,通过文字或语音描述需求,即可实现对于 Cadence 的设计引擎的调用。同时,IC 设计企业可以将设计方案放到该平台中,借此来训练自己的大语言模型,且能够保证隐私和安全。张永专先生指出,在基于大语言模型的 AI 应用中,JedAI 是重要的平台和框架。所有基础设施,包括模型、RAG 以及客户自有技术,都可接入正在开发的智能助手,进而连接基于 Cadence 工具的智能体。目前,Cadence 的 Verification Copilot、Design Copilot 和 Analog Copilot 等 AI 应用(智能助手)已展现出独特优势。AI 时代三阶段:从基础 AI 到科学 AI最后,张永专先生指出,AI 部署有三个阶段,当前 AI 还处于早期的基础设施构建阶段,下一个阶段将是物理 AI 时代,自动驾驶、机器人、无人机等都将具备 AI 能力,而在第三个阶段科学 AI 时代,AI 将用来解决科学问题。 “虽然现在出现 4000 亿参数的大模型,但是和人脑 125T 的突触相比,当某一天半导体技术能够使大语言模型达到人脑的水平,那时可能才能实现真正的智慧和聪明。”张永专先生强调。 来源:Cadence楷登

未登录
还没有评论
课程
培训
服务
行家
VIP会员 学习计划 福利任务
下载APP
联系我们
帮助与反馈