Broadcom 使用 Spectre FMC（Fast-MC）快速蒙特卡罗进行时序变化分析

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本文翻译转载于：Cadence Blog

作者：Vinod Khera

对于最新的微型半导体制作工艺而言，制程工艺变化和器件不匹配带来了深远影响。复杂制程工艺也会影响器件生产的可变性，进而影响整体良品率。蒙特卡洛（MC）仿真使用重复的随机抽样方法，将工艺变化与电路性能和功能联系起来，从而确定它们对良品率的影响。然而，要进行全面的设计空间研究，设计团队需要完成大量的 MC 仿真才能达到必要的可信度。

一个芯片上的数十亿个元件，再加上工艺变化和器件不匹配，我们能运行数十亿次统计仿真并耗费大量时间进行验证吗？

运行数百万次甚至数十亿次仿真所需的时间和运算资源是不切实际的，因此，我们迫切需要在提高效能的同时满足统计准确度要求。使用 Cadence Spectre FMC Analysis，Broadcom 取得了良好的成果，并且显著提升了生产力。此外，Spectre 仿真的多处理器模式在保证准确度的同时进一步缩短了运行时间。本文将探讨 Broadcom 借助 Spectre FMC 实现的准确度和性能提升，内容摘录自 Broadcom 团队之前的 CadenceLIVE Silicon Valley 2024 演讲。

为何制程工艺变化总是捉摸不定？

半导体代工厂通过开发统计模型来准确形容器件级别的变化。这样便可通过兼顾工艺变化的设计技术来最大程度降低集成电路（IC）故障的可能性。MC 仿真可使用这些统计模型来识别最坏情况并确保良品率符合预期。然而，这些仿真需要耗费大量的计算资源和时间，对于芯片上经常使用且具有低故障要求的设计模块来说更是如此，例如标准单元、存储位单元和模拟 IP（ADC、DAC、PLL 和带隙基准等）。

尽管仿真工具和大规模计算资源（如多核和云计算）方面已经非常先进了，执行计算密集型 MC 仿真仍然不切实际，多数情况下根本不可能完成。对于高 sigma MC 分析来说更是如此，这里可能需要超过 10 亿次仿真才能获得高良品率。例如，用 25 亿个样本来确认6σ。

为了在更少的仿真次数和更短的时间内准确估计良品率并判断最坏情况，半导体行业需要使用 EDA 工具。要实现快速、精确的高 sigmaMC 分析，具有一流仿真能力的先进 EDA 解决方案必不可少。

解决方案：

Cadence Spectre FMC Analysis

为了克服上述挑战，Cadence 开发了 Spectre FMC Analysis，将其作为 Spectre Simulation Platform 的一部分，引领行业步入高性能 SPICE 精确电路仿真。

它使用人工智能增强技术，以便：

● 在不影响统计准确度的情况下，尽早、尽快地估计良品率

● 发现统计异常值和最坏情况样本

● 与传统 MC 分析相比，在大幅度减少的仿真次数内提取有用的统计信息

Broadcom 为何选择采用
Spectre FMC Analysis？

Broadcom 需要的解决方案必须满足以下要求：能够准确地测量和验证变化模型、具有成本效益并且能无缝整合进现有的 IC 设计流程。此外，还必须具备可扩展性，以满足当下和未来的设计需求。通过与 Cadence 合作，Broadcom 将 Spectre FMC Analysis 用于与时序相关的准确度和分析项目中。

该产品为 Broadcom 带来的好处包括：

● 在高 sigma 下获得高精度

● 应用现有 License Pool 的能力

● 命令行界面 (CLI) 友好

● 轻松整合进现有的 IC 设计流程 Distributed processing

● 分布式处理

● 易于扩展

● 变化准确度认证

案例研究：

Non-Gaussian 分布

为了研究 Spectre FMC 的准确度和性能，Broadcom 团队提出了一个具有 long tail 的案例，该案例不是严格的 Gaussian 分布。

结果表明，Spectre FMC 有能力处理这样充满挑战的分布。通过对比传统 MC 和 Spectre FMC 的性能数据，Broadcom 团队获得了更大的信心。

如果不使用 Spectre FMC Analysis，处理每个作业需要 12 小时，总运行时间约为 245 个月的 CPU 时间，需要使用 1000 个 Spectre License。使用 Spectre FMC，每个作业平均需要 0.2 小时左右，需要使用 300 个 Spectre License，总 CPU 时间也缩短为 14 个月。在 Spectre FMC Analysis 的助力下，Broadcom 在一个月左右的时间内完成了该项目，证明该产品能够带来显著的性能提升。

Cadence Spectre FMC 优势

在与 Broadcom 现有 IC 设计流程无缝整合的同时，Spectre FMC 还大大提高了准确度和性能。在适当的许可条件下运行时，Broadcom 每个 CPU 处理每个作业的效率提升 60 倍左右。即便减少 License 的数量，该产品带来的优势仍然十分显著，整体性能大约提高了 18 倍。Broadcom 提到，使用 Spectre FMC 的主要优势在于提升精确度和显著缩短运行时间。确保有足够的 License Pool 至关重要。此外，该产品的命令行简单易用，且具有强大的可扩展性，非常适合用于高效探索整个设计空间。

来源：Cadence楷登

基于人工智能的 Cadence Cerebrus 如何帮助德州仪器在提高性能的同时减少面积

本文翻译转载于：Cadence blog作者：Vinod Khera 微控制器（MCU）已经成为嵌入式设计的支柱，为各类应用设计提供动力。它们的重要性怎么强调都不为过。预计到 2030 年，MCU 市场将达到惊人的 600 亿美元，使其成为一个高利润的行业。数据来源：Precedence Research在当今快节奏的技术世界中，有大量应用程序和多类 MCU 可供选择，每个 MCU 都有自己独特的外设和内存要求。外设和存储器的变化使得芯片设计人员对每个 MCU 的综合及布局布线（PNR）方案进行微调变得颇具挑战。但无需担心，Cadence 将为您提供合适的解决方案。据德州仪器（Texas Instruments, TI）透露，Cadence Cerebrus 技术帮助他们将 PPA 和关键设计面积提升了 4.4%，并将违规路径减少了 26 倍，以及将需要人工完成的时序工程变更顺序（ECO）周期缩短了一周。此外，Cerebrus 显著增强了片上 SoC 平面系统，即使物理边界受限，也能在紧迫的时间内突破架构限制。尽管频率受限，但其依旧在标准单元面积内实现了 7.37% 的性能提升。SoC 时序收敛挑战不断增加的密度及不断缩小的芯片尺寸给设计带来了诸多挑战。在深入了解解决方案和结果细节之前，让我们先快速熟悉一下芯片设计人员面临的 SoC 时序收敛挑战。1SoC 芯片尺寸受到 I/O 或宏的限制2历史过往需求导致 SoC 过于制式化（I/O 或宏布局）3续代产品无法探索固定组件的理想布局4专利核心和重用 IPs 禁止架构反馈的实现5探索坐标最终决定前确认芯片尺寸6与 I/O 环、电源增益、布局规划和约束开发相关的并行项目，以及试验期间 RTL 的增量变化在有限的时间内，同时存在上述问题让时序收敛、综合和 PNR 的完成变得非常困难。这就是 Cadence Cerebrus 脱颖而出的地方，作为基于 AI 的自主学习工具，能为最终用户提供基于预期成本的最佳结果。解决方案TI 提到，Cadence Cerebrus 在平面 SoC 显示出卓越的功耗、性能和面积（PPA）改进。平面 SoC 受限制物理边界的宏参数影响，需要在紧凑的时间内突破架构局限性。Cadence Cerebrus 的部署为 TI 提供了独特的解决方案，能解决常规流程无法实现的 PPAS 改进问题。以下是 TI 利用 Cadence Cerebrus 实现其面积和性能改进的一些案例。案例 101TI 设计了一款采用以下配置的设备，并考虑了与宏和 I/O 相关的布局问题：● 宏主导的 SoC，总数超过 70 个● 600 万个实例● 30+分析视图● 平面时序收敛在试验 RTL 的“冷启动”过程中，宏列表完成率为 95% RTL，并在约束条件内完成可接受的时序收敛。共耗时 22 天，面积目标优化 4.2%。该模型文件被用作下一个 RTL 版本的“热启动”输入，面积目标提高了 4.5%，但完成共耗时 18 天。TI 使用 Cerebrus 的“重放”功能，采用最优的“热启动”场景，仅花费 10 小时的运行时间即获得与“热启动”一致的提升！此外，TI 利用 Cadence Cerebrus 实现了利用率的直接提高，密度降低 3.5%，热点减少 3.5%，从而降低了 DRC。此外，具体提升还包括如下方面：●后期布线阶段，TNS 减少 3 倍●设置违规降低 26 倍，关键 IP 上的 WNS 降低超过 100ps●保持违规数量略有增加，但用 TSO 很容易修复●WNS 改善将 ECO 周期缩短近 1 周●Cerebrus 执行是对逻辑重构相关的关键时序路径进行改进案例 2：频率推移02对 TI 来说，时序和性能是关键指标，因此他们考虑过拥有超过 160 个宏的宏主导 SoC。TI 在设计这款时序关键型 SoC 时部署了 Cadence Cerebrus 以提高性能：● 平面时序收敛● 60+的分析视图● 500 万个实例Cadence Cerebrus“冷启动”的初始部署面积目标提升了 8%。TI 设计人员观察到，“基础”和 Cadence Cerebrus 时序都能轻松满足，从而将系统时钟频率提高了 5 MHz。“热启动”设计中，在 5Mhz 频率推移实验中实现了积极的 TNS 偏移，该设计是测试用例 1 大小的两倍。尽管频率提高，TI 设计人员仍能维持 7.37% 的标准单元面积提升。此外，测试人员还注意到了利用率的直接改善和热点的减少，从而能实现更快的 DRC 收敛。让 TI 决定采用 Cadence Cerebrus 的关键●采用用户定制的流程，并在此基础上生成场景●根据场景的成本（PPA 参数函数）来判断这些场景●Cadence Cerebrus 能并行运行多个场景，由 AI 引擎来决定是停止、继续，还是进入更多场景●这种方法有助于优化流程，并可以降低运行场景的成本●它使我们能够根据场景成本计算的设计关键来选择 PPA 指标●UI 可以清晰呈现 HTML 中的 PPA 参数和成本改进比例●良好的灵活性，工程师可以选择哪怕被丢弃的场景结论Cerebrus 在平面 SoC 设计中展示了卓越的 PPAS 改进。平面 SoC 受限制物理边界的宏参数影响，需要在紧凑的时间内突破架构局限性。测试案例 1●PPAS 关键设计面积增加 4.4%。●路径违规减少 26 倍，直接缩短时序 ECO 循环一周的工作量。测试案例 2●在大于测试案例 1 两倍大小的设计中，使用“热启动”进行 5Mhz 频率推移实验，TNS 移位为正。●尽管存在频率推移，依然能够维持 7.37% 的标准单元面积获益。●直接改善热点利用率低的问题，实现快速的 DRC 收敛；“重放”功能则可以节省运行时间。来源：Cadence楷登