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Cadence数字、定制/模拟和签收工具通过台积电10nm FinFET工艺认证

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美国加州圣何塞,2015年9月16日

全球知名电子设计创新领先公司Cadence设计系统公司(NASDAQ: CDNS)今日宣布其数字、定制/模拟和签收工具已通过台湾积体电路制造公司(简称“台积电”,TSMC)10nm V0.9工艺认证。目前,公司正致力于在2015年第四季度实现V1.0。凭借该项认证,系统和半导体企业将可以更快地向市场推出手机、平板电脑、应用处理器和高端服务器的先进工艺节点设计。

Cadence®定制/模拟和数字实现与签收工具通过了台积电的高性能参考设计验证,将为客户提供设计收敛的最快路径。涉及的Cadence工具包括:

  • Innovus™设计实现系统:该解决方案采用海量并行结构,提升性能的同时减少周转时间。该系统支持所有的台积电10nm设计要求,支持平面布局规划、布局布线,具备完善整合的颜色/Pin脚存取/变异性感知的时序收敛、时钟树和功耗最优化。

  • Quantus™寄生参数提取解决方案:当设计实现和签收过程使用通过晶圆厂认证的统一技术文件库时,这一签收提取解决方案可同时支持元件级(cell-level)提取和晶体管级(transistor-level)提取。它符合台积电全部10nm建模特点的精度要求,包括多重图形曝光、多重着色、内置3D提取功能,能实现最小网表以加速模拟运行时间。

  • Tempus™时序签收解决方案:该解决方案提供整合的先进进程时延计算和静态时序分析,符合台积电对10nm工艺的严格精度标准。大规模并行计算加上Innovus设计实现系统中的“in-design”签收工程变更命令(ECO),能快速实现签收收敛,最大程度减少ECO迭代时间。

  • Voltus™IC电源完整性解决方案:这一系统级芯片(SoC)电源签收工具通过了精度认证,支持10nm工艺的综合电迁移和IR压降(EM/IR)设计规则和要求。Voltus IC电源完整性解决方案与其他Cadene产品一起,提供门级(gate-level)整体电源完整性分析和优化解决方案,帮助客户实现最优功率、性能和占位面积(PPA),同时创建设计收敛的快速路径。

  • Voltus-Fi定制型电源完整性解决方案:这一晶体管级工具具备SPICE级精度,可用于分析并签收模拟电路模块、内存块和定制化数字IP模块,在运行Voltus IC 电源完整性解决方案进行SoC电源签收时,为晶体管级模块产生高精度的IP层级电源网格模型。该解决方案通过了台积电的精度认证,符合晶体管级10nm工艺的完整EM/IR设计规则和要求。

  • Virtuoso®定制型IC先进节点平台:这一定制化设计平台提供了创新性“in-design to signoff”流程,整合了与经台积电认证的Cadence签收平台密切相关的具备签收质量的电气和物理设计校验,在所有设计验证类别中,为客户减少了迭代次数,直接转化为更多的设计师生产力。

  • Spectre®电路仿真平台:Spectre电路仿真器、Spectre加速并行仿真器(APS)和Spectre XPS实现快速、精确的电路仿真,完全支持10nm器件模型,具备自热效应和可靠度。 物理验证系统(PVS):物理验证系统包括采用Virtuoso定制化IC平台和Innovus设计实现系统的先进技术,如电路曝光匹配、交互式DRC和In-design签收,这大大减少了迭代次数,并能够实现更快的设计收敛。

  • Litho电气分析器:将台积电API与Litho电气分析器进行整合,可实现版图依赖效应(LDE)再仿真、布局分析、匹配约束检查、LDE效应回报以及根据局部版图制定修复准则,以加速Virtuoso定制化IC先进节点平台的10nm模拟设计收敛。


Cadence和台积电密切合作,实现10nm定制化设计参考流程(CDRF),CDRF包含以下方面:

· 台积电API整合,加速统计模拟流程

· 新布局设计自动化功能,更好地管理LDE

· 正确建构FinFET阵列的强大设计能力,避免密度梯度效应

· 新电路图形曝光方法和功能性,应对先进精密的多重图形曝光设计风格

· 支持设计实现过程中提取和分析实时寄生效应和电迁移

Cadence公司EDA资深副总裁兼首席战略官徐季平博士表示:“通过与台积电的深入合作,我们继续着力于推进系统和半导体行业的创新,让客户切实向市场提供先进节点设计。我们目前就10nm设计与诸多客户展开积极合作,取得了极大的成功,也确保了我们的客户在竞争中走在前列。”

台积电设计基础架构市场营销部资深经理Suk Lee表示:“我们与Cadence继续加深合作,对Cadence的工具组进行台积电10nm技术认证。数字和定制设计中的参考流程可以帮助客户在向市场推出产品时,减少迭代次数并且提升可预测性。”


来源:Cadence楷登
寄生参数电源电路半导体电子电源完整性芯片Cadence
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首次发布时间:2025-09-24
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Palladium Z1开创数据中心级硬件仿真加速新时代

本文转自《中国电子商情》,作者:单祥茹 Palladium Z1是Cadence公司Palladium XP系列的后继产品,同时也是业内第一个数据中心级硬件仿真加速器。它将最顶尖的硬件仿真加速和电路仿真融合在一个平台内,系统密度远超过上一代平台达8倍,仿真处理能力更是提高近5倍。凭借企业级的可靠性和可扩展性,Palladium Z1平台最多能同时处理2304个并行作业,容量可扩展到92亿逻辑门,充分满足了市场对硬件仿真加速技术不断发展的需求。新增的多种新特性让Palladium Z1成为日趋复杂的系统级芯片(SoC)以及智能设备设计验证的不二之选。(图1 Cadence全新企业级硬件仿真加速平台Palladium Z1拥有数据中心级的扩展能力)大规模并行处理器计算引擎赋予平台 独一无二的处理能力 对高级SoC设计而言,我们经常同时面临来自于各个项目的数以千记、规模各异的验证任务。 传统验证工具的更新已经跟不上前者的发展步伐,造成硬件/软件验证差距的不断扩大,限制了可重用性和生产效率,增加了重新流片和开发进度拖延的可能性。Palladium Z1 的计算引擎由高级自定义处理器网格组成,构建了一个企业级硬件仿真加速平台,它可以真正实现数据中心资源利用率的最大化。采用基于机架的刀片式架构,Palladium Z1具有企业级的高可靠性,而占地面积缩小至Palladium XP II平台的92%,但容量密度却是它的8倍。 Cadence全球副总裁兼硬件与系统验证事业部总经理Daryn Lau表示:“在项目规划时间不断紧缩的情况下,客户对于硬件仿真加速容量的要求每两年就会翻一番,主要原因包括验证复杂性增加,对质量、软硬件集成和功耗要求更高。作为系统开发套件中的一个支柱性产品,Palladium Z1平台使得设计团队终于可以将硬件仿真加速器作为数据中心计算资源进行使用,而且和使用基于刀片服务器的计算工厂进行仿真毫无差别,进而可以进一步缩短规划时间,提高验证自动化。”灵活的资源分配与模型支持大幅提高生产效率 一个优良验证引擎的生产效率主要由四个决定性因素进行衡量,包括构建(Build)、分配(Allocate)、运行(Run)以及调试(Debug),如图2,其中,(图2 衡量验证引擎生产效率的四大要素)构建:在硬件仿真加速器上运行之前,可能要因为数百万门的设计尺寸而花费数小时/数天的时间对设计进行编译,而且通常还需要占用多个主机资源。如果缩短了编译耗时,整体验证时间也可以缩短。通过使用高级VXE软件功能,Palladium Z1平台上一个工作站就可以实现140MG/hr的编译速度,在一天内能实现多个设计转变。分配:企业的仿真资源非常宝贵,高效的资源管理可以最大化系统同时运行的任务数量。在资源无浪费或浪费最小的前提下,任务分配的系统粒度对系统上运行的并行任务数量起着重要作用。在实际应用场景下,不同的任务通常会在不同的时间内完成,这样就会在系统的不同部分产生新的可用资源。动态任务分配以及再分配等特性可以为新的任务简化资源配置,甚至还能重新对正在运行的任务进行分配,最大程度地保证利用效率。Palladium Z1平台配备有业内最先进的再构造、再分配以及外设重定位再分配能力,可以极为高效地管理系统资源,实现高利用率。得益于业内最先进的4MG任务尺寸粒度,Palladium Z1 平台还能实现任务的高度并行化,使得同时运行从IP模块到子系统再到系统级设计的多个任务成为现实。运行:一般情况下,运行时的性能是决定系统生产效率最重要的参数,但诸如运行时调试等其它因素,也可能会对运行时性能产生重大影响。系统支持多种使用模式对使用模式多种功能的支持,可以确保验证过程能够涵盖硬件、软件集成相关的所有要素。完整的接口支持可以实现主要协议的全面覆盖,速率适配器或专门针对硬件辅助的定制IP验证可以在流片和硅可用之前对设计进行彻底验证,避免后期意外,并缩短上市时间。Palladium Z1 平台的运行时性能高达 4MHz,可以快速运行设计,鉴别设计存在的潜在问题。调试:系统调试主要分运行时调试和离线调试两种。良好的功能设置以及较深的追踪深度和动态触发可以帮助在运行时找到漏洞。与其他系统不同的是,在启动运行时调试过程中,Palladium Z1平台的性能不会出现剧烈下降。另外,离线调试还能够捕捉运行记录,并将捕捉到的数据在线下进行调试,为其他的任务释放宝贵的仿真资源。Palladium Z1平台所具有的灵活编译、极高效的分配、快速的运行时间以及全方位的调试能力,能够快速而全面地对设计进行验证,最终可以自信地让这些设计进入流片。一个项目通常由多个阶段组成,包括IP模块验证、单个IP模块集成、组件子系统、将多个子系统整合成完整系统、硬件设计上的软件初启,以及最后的流片阶段。为了不出差错地及时把SoC推向市场,按照项目的不同阶段,需要同时展开图3环路中的多个迭代。可以说,每次设计转变都要经历构建、分配、运行和调试的完整周期。任何一个阶段节省出来的时间增量都会大大缩短总体设计周期。 为了进一步提高平台的生产效率,Palladium Z1还支持多个任务同时运行,包括加速与硬件仿真加速混合进行的任务,并且不会对其他任务产生影响,因此可用于多个项目或试验。为此,Palladium Z1率先引入了动态目标再分配,它在目标间转换的灵活性可以实现内部电路硬件仿真加速的全部优势。系统任何一部分上运行的任务都可以与任一目标连接,同时不需要重新布设任何实体电缆,远程用户也可以轻松地用多个界面完成设计验证。有了动态任务再分配能力,就可以用 Palladium Z1 平台将新进入的大型任务分配到系统的非连贯部分中,以充分利用系统资源。(图3 在整个项目实施过程中,每次设计转变都要经历构建、分配、运行和调试的完整周期)离线调试以及独有的虚拟外设重定位功能实现生产效率最大化 利用独有的虚拟外设重定位功能,Palladium Z1对外部接口进行了完全虚拟化。它支持精确地远程访问实际和虚拟化外围设备,例如Virtual JTAG。预集成的仿真开发套件适用于USB和PCI-Express接口,具备建模准确、高性能和远程访问的功能。与具有验证虚拟机功能的数据库一起使用,还可以实现多用户并行离线访问仿真运行数据。 Palladium Z1能够实现生产效率最大化的另一关键措施就是:采用的离线模式能够拥有在线调试的大部分功能设置。例如,触发事件、灵活捕捉触发器和存储器的状态可以确保设计者高效地进行离线调试。Palladium Z1 平台在在线和离线模式下都具备领先的调试能力,通过使用 FullVision、InfiniTrace、动态探针、SDL触发以及顶尖的新型VVM,可以在多数在线调试功能可用的情况下进行高效离线调试。 Palladium Z1平台可用于多种设计和验证阶段,从初期的架构分析,到模块、芯片和系统集成,再到软件开发与系统验证。因功率密度下降、平均系统利用率和并行用户数的提高,使得Palladium Z1的作业排队周转时间大幅缩短,只有Palladium XP II平台的五分之一。并且单个工作站上的编译速度高达 1.4 亿门/小时,调试深度和上传速度都有大幅度提高。因此,Palladium Z1平台的每个仿真周期功耗却不升反降,不到Palladium XP II平台的三分之一。 Cadence公司硬件系统验证部门产品营销总监Michael Young表示,Palladium Z1是当今业内通用性最高的平台,它具有十几种使用模式,包括运行软件电路仿真、仿真加速并支持软件仿真和硬件仿真之间的热切换、使用Cadence Joules RTL Power estimation进行动态功率分析、基于IEEE 1801 和 Si2 CPF的低功耗验证、门级加速和仿真以及比常用标准仿真提高50倍性能的基于ARM SoC的操作系统启动等。作为系统开发套件中的一个支柱性产品,Palladium Z1平台使得设计团队终于可以将硬件仿真加速器作为数据中心计算资源进行使用,而且和使用基于刀片服务器的计算工厂进行仿真毫无差别,进一步缩短了规划时间,提高验证自动化,快速实现最终产品的交付。 虽然Palladium Z1是建立在刀片式服务器架构之上的全新硬件仿真加速平台,然而对于正在使用Palladium XP平台的设计者而言,除了性能的大幅提升,他们的使用习惯不会有任何改变,用Daryn Lau副总裁的话说,无论是测试方式,还是用户界面,Cadence均保证了两个平台间的平稳迁移,用户在使用中不会有任何异常的感觉。来源:Cadence楷登

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