美国加州圣何塞,2015年9月16日
全球知名电子设计创新领先公司Cadence设计系统公司(NASDAQ: CDNS)今日宣布其数字、定制/模拟和签收工具已通过台湾积体电路制造公司(简称“台积电”,TSMC)10nm V0.9工艺认证。目前,公司正致力于在2015年第四季度实现V1.0。凭借该项认证,系统和半导体企业将可以更快地向市场推出手机、平板电脑、应用处理器和高端服务器的先进工艺节点设计。
Cadence®定制/模拟和数字实现与签收工具通过了台积电的高性能参考设计验证,将为客户提供设计收敛的最快路径。涉及的Cadence工具包括:
Innovus™设计实现系统:该解决方案采用海量并行结构,提升性能的同时减少周转时间。该系统支持所有的台积电10nm设计要求,支持平面布局规划、布局布线,具备完善整合的颜色/Pin脚存取/变异性感知的时序收敛、时钟树和功耗最优化。
Quantus™寄生参数提取解决方案:当设计实现和签收过程使用通过晶圆厂认证的统一技术文件库时,这一签收提取解决方案可同时支持元件级(cell-level)提取和晶体管级(transistor-level)提取。它符合台积电全部10nm建模特点的精度要求,包括多重图形曝光、多重着色、内置3D提取功能,能实现最小网表以加速模拟运行时间。
Tempus™时序签收解决方案:该解决方案提供整合的先进进程时延计算和静态时序分析,符合台积电对10nm工艺的严格精度标准。大规模并行计算加上Innovus设计实现系统中的“in-design”签收工程变更命令(ECO),能快速实现签收收敛,最大程度减少ECO迭代时间。
Voltus™IC电源完整性解决方案:这一系统级芯片(SoC)电源签收工具通过了精度认证,支持10nm工艺的综合电迁移和IR压降(EM/IR)设计规则和要求。Voltus IC电源完整性解决方案与其他Cadene产品一起,提供门级(gate-level)整体电源完整性分析和优化解决方案,帮助客户实现最优功率、性能和占位面积(PPA),同时创建设计收敛的快速路径。
Voltus-Fi定制型电源完整性解决方案:这一晶体管级工具具备SPICE级精度,可用于分析并签收模拟电路模块、内存块和定制化数字IP模块,在运行Voltus IC 电源完整性解决方案进行SoC电源签收时,为晶体管级模块产生高精度的IP层级电源网格模型。该解决方案通过了台积电的精度认证,符合晶体管级10nm工艺的完整EM/IR设计规则和要求。
Virtuoso®定制型IC先进节点平台:这一定制化设计平台提供了创新性“in-design to signoff”流程,整合了与经台积电认证的Cadence签收平台密切相关的具备签收质量的电气和物理设计校验,在所有设计验证类别中,为客户减少了迭代次数,直接转化为更多的设计师生产力。
Spectre®电路仿真平台:Spectre电路仿真器、Spectre加速并行仿真器(APS)和Spectre XPS实现快速、精确的电路仿真,完全支持10nm器件模型,具备自热效应和可靠度。 物理验证系统(PVS):物理验证系统包括采用Virtuoso定制化IC平台和Innovus设计实现系统的先进技术,如电路曝光匹配、交互式DRC和In-design签收,这大大减少了迭代次数,并能够实现更快的设计收敛。
Litho电气分析器:将台积电API与Litho电气分析器进行整合,可实现版图依赖效应(LDE)再仿真、布局分析、匹配约束检查、LDE效应回报以及根据局部版图制定修复准则,以加速Virtuoso定制化IC先进节点平台的10nm模拟设计收敛。
Cadence和台积电密切合作,实现10nm定制化设计参考流程(CDRF),CDRF包含以下方面:
· 台积电API整合,加速统计模拟流程
· 新布局设计自动化功能,更好地管理LDE
· 正确建构FinFET阵列的强大设计能力,避免密度梯度效应
· 新电路图形曝光方法和功能性,应对先进精密的多重图形曝光设计风格
· 支持设计实现过程中提取和分析实时寄生效应和电迁移
Cadence公司EDA资深副总裁兼首席战略官徐季平博士表示:“通过与台积电的深入合作,我们继续着力于推进系统和半导体行业的创新,让客户切实向市场提供先进节点设计。我们目前就10nm设计与诸多客户展开积极合作,取得了极大的成功,也确保了我们的客户在竞争中走在前列。”
台积电设计基础架构市场营销部资深经理Suk Lee表示:“我们与Cadence继续加深合作,对Cadence的工具组进行台积电10nm技术认证。数字和定制设计中的参考流程可以帮助客户在向市场推出产品时,减少迭代次数并且提升可预测性。”