Cadence携手TSMC推进7nm FinFET Plus设计创新

全新7nm FinFET Plus工具认证和7nm工艺流程优化

Cadence数字实现和签核工具现在已经全面通过TS MC 7nmFinFET Plus和7nm工艺认证，工艺设计包（PDKs）现已可以下载。数字实现和签核全流程工具包括Innovus™ 设计实现系统、Quantus™QRC提取解决方案、Tempus™时序签核解决方案、Voltus™ IC电源完整性解决方案、Voltus-Fi 定制电路的电源完整性解决方案、物理验证系统（PVS）和版图依赖效应（LDE）电气分析工具。专为7nm FinFET Plus工艺设计的工具功能包括EUV层支持、扩展via-pillar支持。7nm工艺的数字和签核流程增强，包括走线拥塞和IR-driven布局，优化时钟缓冲集群/布局/布线，并提升NanoRoute™ 工具引擎，缩短运行时间并提升设计规则检查（DRC）的质量。

针对7nmFinFETPlus和7nm工艺的定制/模拟电路仿真工具认证包括Spectre加速并行仿真器（APS）、SpectreeXtensive 分区仿真器（XPS）、Spectre射频和Spectre经典仿真器；以及Virtuoso®产品套件，包括Virtuoso版图套件、Virtuoso电路原理图编辑工具、Virtuoso仿真设计环境（ADE）。上述工具提供高级器件捕捉、加速定制化布局布线流程，帮助客户提高生产力，满足功耗、多重曝光、密度和电迁移（EM）需求。

通过Virtuoso 先进工艺节点平台的先进功能，可以增强设计方法学，相较于传统非结构化设计方法学，客户使用7nm FinFET Plus和7nm工艺技术时可以实现更高的定制物理设计吞吐量。使用包括多重曝光和颜色感知布局、模块生成器（ModGen）设备阵列、自动FinFET布局和差异分析在内的先进节点功能，早期用户可以实现与16nm工艺相似的周期时间。

7nm FinFET Plus库模型提取工具流程交付

除了已经通过TS MC 7nm FinFET Plus和7nm工艺技术认证的工具，Virtuoso Liberate™参数特征化解决方案和Virtuoso Variety™统计参数特征化解决方案也获得了认证，将为包括高级时序、噪声和功耗模型在内的7nmFinFET Plus工艺提供准确的Liberty内容库。凭借创新的自由变量形式（LVF）模型，该解决方案可以实现准确的工艺变更签核，创建电迁移（EM）模型，实现EM信号优化及签核。

“与TS MC在7nmFinFET Plus和7nm工艺技术领域的紧密合作让我们能够为使用先进工艺节点的客户提供最好的解决方案，”Cadence公司执行副总裁兼数字与签核事业部、系统与验证事业部总经理AnirudhDevgan博士表示。“最新认证的EDA工具让我们为移动和高性能计算市场领域越来越多的先进工艺设计提供服务，客户可以更容易地采纳我们的技术，开发高质量的创新设计。”

“我们先进工艺节点的客户已经成功使用7nm工艺技术设计并投片复杂SoCs， 7nm FinFET Plus工艺技术也已经有了不少早期客户。”TS MC设计架构市场部资深总监Suk Lee表示。“通过我们与Cadence的强有力合作在7nm和7nmFinFET Plus工艺的工具和流程认证，确保我们的客户能够在可预测的项目进度内快速实现设计目标。”