Cadence联手Arm，合作加速超大规模计算和5G通信SoC开发

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内容提要

● 多家领先的服务器公司此前已成功使用前一代 Arm Neoverse N1 平台和 Cadence 工具进行设计，并在 7nm 成功投片。此次新合作建立在这些成功经验之上

● Cadence 优化了其 RTL-to-GDS 数字全流程，并为 Arm Neoverse V1 和 N2 平台提供了相应的 5nm 和 7nm 快速应用工具包（RAK），使设计人员能够更快地将设计推向市场

● Cadence 验证全流程助力 Neoverse V1 和 Neoverse N2 平台用户实现最高的验证吞吐率，并为 Arm System Ready 合规性认证做好准备

中国上海，2021 年 4 月 29 日—楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布正在扩大与 Arm 的合作，凭借 Cadence 工具及全新的服务器级 Arm Neoverse^™ V1 和 Neoverse N2 平台，加速超大规模计算和 5G 通信 SoC 开发。

在此之前，主要的领先客户已成功使用第一代 Arm Neoverse N1 平台和 Cadence 数字和验证工具在 7nm 制程工艺成功投片。以这些成功经验为依托，Cadence 对其数字和验证全流程进行了全面优化，使之适配于 Arm 最新的平台。

此外，Cadence 还提供基于 5nm 和 7nm 工艺， RTL-to-GDS 数字流程快速应用工具包（RAK），可助力客户优化功耗、性能和面积（PPA）并提高生产效率。

数字全流程
和快速应用工具包（RAK）

Cadence 集成数字全流程已经过 5nm 工艺、4GHz Neoverse V1 设计实现中得到验证，可提供更先进的性能，这是 Neoverse 平台的一项关键能力。

借助 Cadence 的全新 5nm 和 7nm 快速应用工具包，从事先进节点设计（包括 3D-IC chiplet）的客户可以更高效地完成数据中心服务器级 CPU 的物理实现，并加快流片速度。

全面的 Cadence RTL-to-GDS RAK 包括：Genus^™ Synthesis Solution 综合解决方案、Modus DFT Software Solution、Innovus^™ Implementation System 设计实现系统、Quantus^™ Extraction Solution QRC 提取解决方案、Tempus^™ Timing Signoff Solution 时序签核解决方案和 ECO Option、Voltus^™ IC Power Integrity Solution IC 电源完整性解决方案、Conformal^® Equivalence Checking 逻辑等价性检查及 Conformal Low Power 低功耗方案。

数字全流程可提供有助加速 5nm 和 7nm 服务器级设计进程的部分重要功能，包括：

Cadence iSpatial 技术，可提供集成的、可预测的实现流程，加速设计收敛

集成 Tempus 时序和 Voltus IR 分析，可实现真正由电源完整性驱动的时序签核和优化，使设计人员能够提供更可靠的设备

Tempus ECO Option 可提供基于路径的、具有签核精度的最终时序收敛解决方案，从而达到理想的 PPA

验证全流程和引擎

构建以 Arm Neoverse 为核心的系统级芯片（SoC）的设计团队，除了可以获得 Cadence 经过验证的 5nm 4GHz 数字全流程的优势支持，还可利用 Cadence 的验证全流程实现极高的系统级芯片验证吞吐率。

特别值得一提的是，在各种检查器、验证计划和流量生成器的加持下，Cadence System VIP 解决方案的功能得到了增强，可验证基于 Arm Neoverse 系统级芯片的 SoC 一致性、性能以及 Arm SystemReady 合规性。

Cadence 的所有验证引擎，包括 Xcelium^™ Logic Simulation 逻辑仿真器、Palladium^® Z1 Emulation 硬件仿真加速平台、Protium^™ X1 Prototyping 原型验证平台和 JasperGold^® Formal Verification 形式化验证平台，都可以利用 System VIP 的这些扩展功能，以提供一个全面的系统级芯片验证流程，用于验证基于 Arm Neoverse 的系统级芯片。

“现代基础架构需要更高的性能和能效，才能管理下一代高性能计算和从云到边缘的工作负载。” Arm 公司资深副总裁兼基础架构部总经理 Chris Bergey 表示， “通过与 Cadence 合作，优化了基于 Arm Neoverse 解决方案的数字和验证全流程，我们的客户可以开发具有最佳 PPA 的行业领先产品。”

“Arm 和 Cadence 在 Arm IP 开发方面有着悠久的合作历史，Neoverse V1 和 Neoverse N2 平台是最新的合作项目。”Cadence 公司资深副总裁兼数字和签核事业部总经理 Chin-Chi Teng 博士表示，“此次合作中，我们对以往使用 Neoverse N1 平台的客户成功案例进行了评估，并在此基础上成功的对 Cadence 数字和验证全流程进行了优化，助力应用 Arm 最新平台上完成高频率、低功耗、高质量的服务器级设计。借助新的 5nm 和 7nm 快速应用工具包及 System VIP 工具，我们共同的数据中心和 5G 架构应用客户将能够快速如期交付创新的芯片解决方案。”

来源：Cadence楷登

面向TSMC N5和N3工艺推出支持PCI Express 5.0规范的新型低功耗IP

长距离、高性能且超低功耗的 PCIe 5.0 IP，面向超大规模计算、网络和存储应用中国上海，2021 年 5 月 25 日 ——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，面向TSMC N5 工艺技术推出支持 PCI Express® （PCIe®） 5.0 规范的 Cadence® IP 产品。该 IP 将于今年下半年可应用于 TSMC N3 工艺技术。基于 TSMC N3 工艺技术的下一个版本将于 2022 年初流片。目前，Cadence 与主要客户间就针对超大规模计算和网络应用的 N5 工艺系统级芯片（SoC）设计的合作正在推进。面向 PCIe 5.0 技术的 Cadence IP 包括 PHY、配套控制器和验证 IP（VIP），主要用于超大规模计算、网络应用 N5 工艺系统级芯片（SoC）设计的合作正在推进。利用 Cadence 针对 PCIe 5.0 架构的 PHY 和控制器子系统，客户可以设计出功耗极低的 SoC，并加快产品上市速度。基于 PCIe 5.0 架构的 Cadence IP 能够以高能效的方式实现传输标准。多家主要客户开展的多项评估均表明，Cadence IP 能在 32GT/s 的最大数据传输率和最差情形的插损情况下，达到业内最低的功耗。利用 Cadence 现有的 N7/N6 工艺硅验证产品，N5 工艺设计可提供一个完全的 512GT/s 功耗优化解决方案，涵盖单时钟通道的所有工作条件。结合 Cadence 用于 Compute Express Link™（CXL™）的低延迟控制器 IP，面向 PCIe 5.0 技术的 Cadence PHY IP 能够为处理器、工作负载加速器和内存扩展器的高速缓存一致性互连提供新的应用类别，并支持广泛的以太网协议。这为需要为网络类应用利用同一 IP 的系统提供了灵活的用例。在 PCIe 5.0 子系统互操作性测试方面，Cadence 现已处于领先地位，并与所有主要的 PCIe 测试设备供应商合作，以实现协议和电气兼容。 “我们很高兴看到 Cadence 扩展其 IP 系列产品，支持 TSMC 先进工艺上的 PCIe 5.0 协议。”TSMC 设计基础架构管理部副总裁 Suk Lee 表示， “我们与 Cadence 的密切合作将帮助我们客户的设计满足严格的功耗和性能要求，并利用基于 TSMC 先进工艺技术带来的领先设计解决方案来加速芯片创新。” “我们的客户越来越需要的不仅仅是点 IP，还要求能够通过缩短开发时间和加速终端产品部署而提供优势的整体解决方案。我们面向 TSMC N7/N6、N5 和 N3 工艺的高性能 IP 产品组合中，现已增加了超低功耗 PCIe 5.0 解决方案，让我们可以满足这一需求。”Cadence 公司全球副总裁兼 IP 部总经理 Sanjive Agarwala 表示,“我们与 TSMC 紧密合作，确保我们能够继续为 TSMC 最先进的工艺开发先进的 IP。十多年来，我们一直是先进 PHY IP 的主要供应商，是业内拥有最丰富经验的 PHY 设计团队之一。为 PCIe 5.0 架构开发出超低功耗的解决方案，证明了我们的工程团队能够通过不断创新来支持我们的高性能客户群。” “Cadence 面向 PCIe 5.0 的 PHY 和控制器测试芯片在我们的 Xgig 训练器和分析器平台上的合规性测试中表现出色。”VIAVI Solutions 实验室和产品业务部副总裁兼总经理 Tom Fawcett 说，“与 Cadence 这样富有远见的行业领导者合作，是帮助生态系统建立对新协议的信心和快速加以采用的关键。” “作为 PCI-SIG® 的长期成员，Cadence 在促进 PCIe 技术的采用方面发挥了积极作用。”PCI-SIG 总裁兼主席 Al Yanes 表示，“凭借其在 PCIe IP 方面的持续投入和创新，Cadence 是支持最新标准得到广泛采用的成员公司之一。” 面向 PCIe 5.0 架构的 Cadence IP 支持 Cadence 的智能系统设计战略（Intelligent System Design™），该战略实现了先进工艺节点 SoC 的卓越设计。Cadence 针对 TSMC 先进工艺的全面设计 IP 解决方案产品组合还包括 112G、56G、裸片对裸片（D2D）和高级存储器 IP 解决方案。有关面向 PCIe 5.0 技术的 Cadence IP 的更多信息，请访问 www.cadence.com/go/pcie5pr。来源：Cadence楷登