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Cadence与联电协作开发22ULP与ULL制程认证,加速先进消费、5G和汽车应用设计

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双方合作让共同客户轻松采用 Cadence 数字全流程,以领先的设计实现和签核技术完成超低功耗设计


 


中国上海,2021 年 7 月 15 日——楷登电子(美国 Cadence 公司,NASDAQ:CDNS)今日宣布 Cadence 优化的数字全流程已获得联华电子 22 纳米超低功耗(ULP)与 22 纳米超低电压(ULL)制程技术认证,以加速消费、5G 和汽车应用设计。该流程结合了用于超低功耗设计的先进设计实现和签核技术,协助共同客户完成高品质的设计并实现更快的芯片流片(Tapeout)流程。


Cadence 数字全流程已针对联电的 22ULP 与 ULL 制程技术进行优化,流程包括 Innovus 设计实现系统、Genus 合成解决方案、Liberate 参数特征化解决方案、Quantus 提取解决方案、Tempus 时序签核解决方案与物理验证系统(PVS和LPA)。此助力 22ULP 与 ULL 设计的一些流程的关键功能如下:


顶尖的设计实现和优化引擎:从 RTL 到 GDSII 完全整合的引擎,让使用者能够实现功耗、性能和面积(PPA)目标并缩短上市时间。

最佳签核收敛:Cadence 提供一整套具有完全整合的布局布线、时序签核、物理验证和 IR 压降/电源签核功能的数字流程,以最少的迭代提供无与伦比的最终设计收敛,协助及时交付先进制程产品。

低功耗标准参数开发和特征化:联电采用以 Cadence Liberate 参数特征化解决方案套件为基础的广泛数位全流程方案,取代了原有的参数库特征化工具,是实现先进时序和功耗分析、优化和签核流程的关键部分。


联电 IP 开发设计支持部总监陈元辉表示:

“联电的 22ULP 与 ULL 平台非常适合各种半导体应用,包括对功率或漏电敏感的消费类芯片以及需要更长电池寿命的可穿戴产品。通过与 Cadence 合作,客户可使用我们最新的制程技术和 Cadence 强大的数字全流程,能够满足严格的设计要求并实现设计和生产力目标。”


Cadence 公司数字与签核产品线高级技术总监 Kam Kittrell 提到:

“通过我们与联电的最新合作,我们的共同客户可以采用经过联电认证的数字参考流程以及联电的 22ULP 与 ULL 低功耗技术,即可立即开始设计工作。该认证使联电客户能够利用最先进的低功耗工具组合进行设计合成、布局布线和签核,使客户能够无忧设计创新应用。”


Cadence 数字全流程支持公司的智能设计系统战略(Intelligent System Design),旨在助力系统级芯片(SoC)设计卓越和系统创新,为客户提供了设计收敛和更佳的可预测性的快速途径。

来源:Cadence楷登
System电源电路半导体航空汽车电子消费电子芯片UMCadence
著作权归作者所有,欢迎分享,未经许可,不得转载
首次发布时间:2025-10-02
最近编辑:2天前
Cadence楷登
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Cadence联手Arm,合作加速超大规模计算和5G通信SoC开发

内容提要● 多家领先的服务器公司此前已成功使用前一代 Arm Neoverse N1 平台和 Cadence 工具进行设计,并在 7nm 成功投片。此次新合作建立在这些成功经验之上● Cadence 优化了其 RTL-to-GDS 数字全流程,并为 Arm Neoverse V1 和 N2 平台提供了相应的 5nm 和 7nm 快速应用工具包(RAK),使设计人员能够更快地将设计推向市场● Cadence 验证全流程助力 Neoverse V1 和 Neoverse N2 平台用户实现最高的验证吞吐率,并为 Arm System Ready 合规性认证做好准备 中国上海,2021 年 4 月 29 日—楷登电子(美国 Cadence 公司,NASDAQ:CDNS)今日宣布正在扩大与 Arm 的合作,凭借 Cadence 工具及全新的服务器级 Arm Neoverse™ V1 和 Neoverse N2 平台,加速超大规模计算和 5G 通信 SoC 开发。在此之前,主要的领先客户已成功使用第一代 Arm Neoverse N1 平台和 Cadence 数字和验证工具在 7nm 制程工艺成功投片。以这些成功经验为依托,Cadence 对其数字和验证全流程进行了全面优化,使之适配于 Arm 最新的平台。此外,Cadence 还提供基于 5nm 和 7nm 工艺, RTL-to-GDS 数字流程快速应用工具包(RAK),可助力客户优化功耗、性能和面积(PPA)并提高生产效率。数字全流程和快速应用工具包(RAK)Cadence 集成数字全流程已经过 5nm 工艺、4GHz Neoverse V1 设计实现中得到验证,可提供更先进的性能,这是 Neoverse 平台的一项关键能力。借助 Cadence 的全新 5nm 和 7nm 快速应用工具包,从事先进节点设计(包括 3D-IC chiplet)的客户可以更高效地完成数据中心服务器级 CPU 的物理实现,并加快流片速度。全面的 Cadence RTL-to-GDS RAK 包括:Genus™ Synthesis Solution 综合解决方案、Modus DFT Software Solution、Innovus™ Implementation System 设计实现系统、Quantus™ Extraction Solution QRC 提取解决方案、Tempus™ Timing Signoff Solution 时序签核解决方案和 ECO Option、Voltus™ IC Power Integrity Solution IC 电源完整性解决方案、Conformal® Equivalence Checking 逻辑等价性检查及 Conformal Low Power 低功耗方案。数字全流程可提供有助加速 5nm 和 7nm 服务器级设计进程的部分重要功能,包括:Cadence iSpatial 技术,可提供集成的、可预测的实现流程,加速设计收敛集成 Tempus 时序和 Voltus IR 分析,可实现真正由电源完整性驱动的时序签核和优化,使设计人员能够提供更可靠的设备Tempus ECO Option 可提供基于路径的、具有签核精度的最终时序收敛解决方案,从而达到理想的 PPA验证全流程和引擎构建以 Arm Neoverse 为核心的系统级芯片(SoC)的设计团队,除了可以获得 Cadence 经过验证的 5nm 4GHz 数字全流程的优势支持,还可利用 Cadence 的验证全流程实现极高的系统级芯片验证吞吐率。特别值得一提的是,在各种检查器、验证计划和流量生成器的加持下,Cadence System VIP 解决方案的功能得到了增强,可验证基于 Arm Neoverse 系统级芯片的 SoC 一致性、性能以及 Arm SystemReady 合规性。Cadence 的所有验证引擎,包括 Xcelium™ Logic Simulation 逻辑仿真器、Palladium® Z1 Emulation 硬件仿真加速平台、Protium™ X1 Prototyping 原型验证平台和 JasperGold® Formal Verification 形式化验证平台,都可以利用 System VIP 的这些扩展功能,以提供一个全面的系统级芯片验证流程,用于验证基于 Arm Neoverse 的系统级芯片。 “现代基础架构需要更高的性能和能效,才能管理下一代高性能计算和从云到边缘的工作负载。” Arm 公司资深副总裁兼基础架构部总经理 Chris Bergey 表示, “通过与 Cadence 合作,优化了基于 Arm Neoverse 解决方案的数字和验证全流程,我们的客户可以开发具有最佳 PPA 的行业领先产品。” “Arm 和 Cadence 在 Arm IP 开发方面有着悠久的合作历史,Neoverse V1 和 Neoverse N2 平台是最新的合作项目。”Cadence 公司资深副总裁兼数字和签核事业部总经理 Chin-Chi Teng 博士表示,“此次合作中,我们对以往使用 Neoverse N1 平台的客户成功案例进行了评估,并在此基础上成功的对 Cadence 数字和验证全流程进行了优化,助力应用 Arm 最新平台上完成高频率、低功耗、高质量的服务器级设计。借助新的 5nm 和 7nm 快速应用工具包及 System VIP 工具,我们共同的数据中心和 5G 架构应用客户将能够快速如期交付创新的芯片解决方案。”来源:Cadence楷登

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