Cadence 在TSMC N5工艺上演示面向PCI Express 6.0规范的IP测试芯片_System_电源

Cadence 在TSMC N5工艺上演示面向PCI Express 6.0规范的IP测试芯片

设计套件现在可供早期采用者使用

中国上海，2021 年 10 月 22 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布发布支持 TSMC N5 工艺的 PCI Express^®（PCIe^®）6.0 规范 Cadence^® IP。这款面向 PCIe 6.0 的 Cadence IP 包括基于 DSP 的高性能 PHY 和功能丰富的配套控制器，为超大规模计算和 5G 通信（包括网络、新型内存和存储）的新一代应用提供优化的性能和吞吐量。面向 PCIe 6.0 的 Cadence IP 的早期采用者现在可以使用相应的设计套件。

Cadence 的这款 5 纳米 PCIe 6.0 PHY 测试芯片在所有 PCIe 速率下都表现出了出色的电性能。PAM4/NRZ 双模发射器提供了最佳的信号完整性、对称性和线性度，并且抖动极低。基于 DSP 的接收器展现了强大的数据恢复能力，同时在 64GT/s 下能承受恶劣的信号损坏和超过 35dB 的通道损耗。此外，PHY 中的先进 DSP 内核提供了连续的后台自适应，以监测和补偿环境因素引起的信号波动，实现增强的可靠性。

Cadence PCIe 6.0 控制器 IP 旨在提供最高的链路吞吐量和利用率，同时以极低的延迟运行。高度可扩展的多包处理架构在 x16 配置下支持多达 1024 位宽的数据路径，同时在 1GHz 下运行，以实现 128Gbps 的最大聚合带宽。这款控制器 IP 功能丰富，支持所有新的 PCIe 6.0 功能，包括 PAM4 信令、前向纠错（FEC）、FLIT 编码和 L0p 电源状态，同时可保持完整的向下兼容性。

2021 年 7 月，Cadence PCIe 6.0 子系统测试芯片在 TSMC N5 工艺上完成流片。该子系统测试芯片集成了第二代功耗、性能和面积（PPA）优化的 PCIe 6.0 PHY 与 PCIe 6.0 控制器。该子系统测试芯片使 Cadence 能够在系统层面验证 PCIe 6.0 PHY 和控制器功能，并进行严格的合规性和压力测试，以确保普遍的互操作性和可靠性。

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“与我们长期的生态系统合作伙伴 Cadence 的密切合作，使下一代设计能够从我们的先进技术带来的功耗、性能和面积显著提升的优势中受益。”TSMC 设计基础管理副总裁 Suk Lee 表示，“此次合作将 Cadence 领先的 IP 解决方案与 TSMC 的 5 纳米工艺技术相结合，将帮助我们共同的客户实现最具挑战性的功耗和性能要求目标，并快速地将差异化的产品推向市场。”

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“早期采用者现已开始探索新的 PCIe6 规范，我们期待看到他们利用 TSMC 和 Cadence 技术取得成效。”Cadence 公司全球副总裁兼 IP 部总经理 Sanjive Agarwala 表示，“自 2019 年推出第一代 112G-LR SerDes IP 以来，我们一直在部署基于 PAM4 的 IP，我们在 PAM4 技术方面的丰富专业知识，加上与 TSMC 的紧密合作，为我们成功推出 PCIe6 产品奠定了坚实的基础。”

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面向 PCIe 6.0 规范的 Cadence IP 支持 Cadence 的智能系统设计战略（Intelligent System Design™），该战略实现了 SoC 的卓越设计。Cadence 针对 TSMC 先进工艺的全面设计 IP 解决方案产品组合还包括 112G、56G、裸片对裸片（D2D）和高级存储器 IP 解决方案。

来源：Cadence楷登

Palladium Z2 仿真平台支持 Microchip 数据中心 SoC 提速开发

Palladium Z2 Emulation 在 Microchip 的运行性能提高了 1.5 倍，仿真容量提高了 2 倍中国上海，2022年1月20日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，Microchip 已经部署了 Cadence® Palladium® Z2 Enterprise Emulation Platform 硬件加速仿真平台，用于开发其下一代 ASIC 产品，该产品面向数据中心的高性能和可扩展 SoC 解决方案。与上一代仿真工具相比，Palladium Z2 平台为 Microchip 提供了超过 2 倍的仿真容量，性能提升了 1.5 倍，支持更多用户同时使用，且与现有仿真步骤和使用模式完全兼容。Palladium Z2 平台为 Microchip 的软件和固件开发团队提供了 ASIC 的早期模型，这对于实现硅设计一次成功和软件集成至关重要。利用 Palladium 和 Cadence Protium™ Enterprise Prototyping 原型验证平台的数据库一致性，Microchip 节省了数周的 FPGA 原型验证系统的初始环境搭建和软硬件集成调试时间。除了提供相同的 RTL 数据库外，Palladium 和 Protium 双引擎组合强强联手，可共享统一的硬件外设和虚拟接口的验证环境，让软件和硬件工程师体验到完全无缝和直观的调试过程。“在 Microchip，我们为领先的云数据中心供应商开发高度复杂、安全的 SoC 解决方案，这些都需要强大的验证平台，以便轻松处理我们的多芯片系统。”Microchip 资深主任工程师 Riad Ben-Mouhoub 表示，“Palladium 和 Protium 系统动力双剑组合提供通用编译流程，再加上统一的外设，使我们能够在两个平台之间自由分配验证工作负载。通过新的 Palladium Z2 平台，逻辑容量可提升 2 倍，运行时性能提升 1.5 倍，这使我们能够有效地设计最大的多芯片系统，满足极具挑战性的上市时间和质量要求。我们从 Palladium Z1 平台迁移到 Palladium Z2 平台的过程非常顺利，只需要对我们目前的数据库进行重新编译即可。”Palladium Z2 Enterprise Emulation Platform 企业级硬件仿真加速平台和 Protium X2 Enterprise Prototyping 企业级原型验证系统是 Cadence 验证全流程的一部分，支持公司的智能系统设计 (Intelligent System Design™) 战略。Cadence 验证全流程由核心引擎和验证架构技术组成，提高了验证吞吐量和设计质量，可满足各种应用和垂直领域的验证要求。来源：Cadence楷登