依托扩展的产品组合，Cadence 加速了工业、汽车、超大规模数据中心和移动 SoC 验证_System_电路_航空

依托扩展的产品组合，Cadence 加速了工业、汽车、超大规模数据中心和移动 SoC 验证

最新增加的产品助力实现全面快速验证，确保 SoC 符合最新标准规范

2022 年 6 月 6 日，中国上海 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布推出 15 种新的验证 IP（VIP）解决方案，助力工程师迅速有效地验证设计，以满足最新标准协议的要求。全新 Cadence^® VIP 产品使客户能够自信地开发下一代工业、汽车、超大规模数据中心和移动 SoC，同时紧跟最新的行业标准，包括 LPDDR5x、MIPI^® CSI-2^® 4.0 和 UFS 4.0、最新版 USB4、Arm^® AMBA^® 5 CHI 和 GDDR 接口。

全新 Cadence VIP 为客户提供适用于复杂协议的全面验证解决方案。Cadence 客户可以在所有 VIP 中使用一致的 API，具有完整的总线功能模型（BFM）、集成协议检查和覆盖率模型，促进快速应用。全新 Cadence VIP 支持多个应用领域和规范，包括：

工业领域：

MIPI I3C^{s m} 1.1
MIPI CSI-2 4.0
eUSB2 1.2

汽车领域：

MIPI A-PHY^{s m} 1.0
MIPI DSI-2^{s m} 2.0
Flash ONFI 5.0
CAN XL

超大规模数据中心：

CCIX 2.0
最新版 AMBA CHI
最新版 GDDR

消费和移动：

DisplayPort 2.1
Ethernet 5G
LPDDR5x
最新版 USB4n
UFS 4.0

所有的 Cadence VIP 解决方案均包括 Cadence TripleCheck^™ 技术，该技术为用户提供与全面覆盖率模型和测试套件相关联的符合规范的验证计划，确保符合接口规范。全新 VIP 还支持扩展的 Cadence 系统级验证 IP（系统 VIP），提供 SoC 级测试库、性能分析以及数据和缓存一致性检查。

“STMicroelectronics 已经成功地应用了多个 Cadence VIP，包括 Arm AMBA、存储器模型、MIPI I3C 和 CSI-2、eUSB2 和先进的 Cadence 系统 VIP 解决方案，让我们能够为关键项目提供业界领先的解决方案，包括 ST 工业级 MCU 和 MPU。”STMicroelectronics 系统级芯片硬件设计总监 Philippe d’Audigier 说道，“Cadence 持续推出新的 VIP 产品和先进的 SoC 验证技术，以支持最新标准。我们期待着与 Cadence 继续合作，开发我们的下一代产品”。

“随着需求的演变以及对更大带宽、更低功耗和更有效的缓存一致性管理的需求增长，新的协议应运而生，以解决这些问题。”Cadence 公司高级副总裁兼系统与验证事业部总经理 Paul Cunningham 说道，"Cadence 推出这 15 个新的 VIP，为客户提供优质解决方案，确保他们能够跟上不断发展的标准。我们的客户可以确认他们的设计符合标准规范和特定于应用的时序、功耗和性能指标，从而为 IP 和 SoC 验证收敛提供最快的途径”。

全新 VIP 解决方案是更广泛的 Cadence 验证全流程的一部分，其中包括 Palladium^® Z2 硬件仿真加速系统、Protium^™ X2 原型验证系统、Xcelium^™ 仿真平台、Jasper^™ 形式化验证平台、Helium^™ Virtual 和 Hybrid Studio 以及 vManager^™ 验证管理平台。Cadence的验证全流程可提供最高的验证吞吐率，且性价比极高。

来源：Cadence楷登

Cadence 面向 TSMC N5 工艺的设计 IP 产品组合被领先的半导体和系统厂商广泛采用

内容提要为领先的半导体和系统公司成功实现 20 多个设计实例Cadence IP 多次助力实现一次性流片成功IP 硅经过测试和表征，以确保强大的系统互操作性早期的 N3 和 N4 客户也参与其中中国上海，2022 年 6 月 24 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，众多领先的半导体和系统客户已成功采用面向 TSMC 5nm 制程技术的全系列 Cadence® 设计 IP 产品。Cadence 设计 IP 产品符合最高水平的最新接口标准，让客户能够为最苛刻的应用开发最先进的系统级芯片，包括高性能计算 (HPC)、人工智能 / 机器学习（AI/ML）、网络、存储和汽车。面向 TSMC N5 制程的 Cadence 设计 IP 产品组合包括 112 / 56 / 25 / 10 Gbps 以太网 PHY / MAC、PCIe 6.0 / 5.0 / 4.0 / 3.1 PHY / 控制器、40Gbps Ultralink™ D2D PHY 以及用于 GDDR6、DDR5 / 4 和 LPDDR5 / 4x 的全套 PHY / 控制器。Cadence 在 TSMC N5 工艺中的设计 IP 可提供最佳的功耗、性能和面积（PPA），并具有丰富的功能集，可为大规模 SoC 设计提供无与伦比的差异化、多功能性和创新。此外，Cadence 提供集成了 PHY 和控制器 IP 的完整子系统，可简化集成，最大程度降低风险并缩短上市时间。 “TSMC 与我们长期的生态系统合作伙伴 Cadence 密切合作，实现了领先的设计，依托我们的先进技术，显著改善了功耗、性能和面积。”TSMC 设计基础设施管理部副总裁 Suk Lee 说道，“Cadence 的设计 IP 与 TSMC 的 IP9000 团队密切配合，促进了高质量的 IP 交付，帮助我们的共同客户实现一次性流片成功和更快的上市时间。” “几十年来，Cadence 携手 TSMC，在先进制程节点上提供经过硅验证的高质量 IP，以满足 HPC、AI / ML、网络、存储和汽车应用的最苛刻要求。”Cadence 设计 IP 产品管理副总裁 Rishi Chugh 表示，“我们面向 TSMC N5 制程的设计 IP 得到广泛使用，这印证了 Cadence 设计 IP 的卓越性和质量，让客户能够设计出高度差异化的产品解决方案。”N5 设计 IP 产品组合是 Cadence IP 产品组合的一部分，支持 Cadence 智能系统设计（Intelligent System Design™）战略。我们不断开发全面的设计 IP 组合，帮助客户在先进节点实现卓越的系统级芯片设计。来源：Cadence楷登