通过面向 TSMC 先进工艺的 PCIe 5.0 PHY 和控制器 IP 规范合规性认证_System_电路_航空

通过面向 TSMC 先进工艺的 PCIe 5.0 PHY 和控制器 IP 规范合规性认证

中国上海，2022 年 6 月 23 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，其面向 TSMC N7、N6 和 N5 工艺技术 PCI Express^®（PCIe^®) 5.0 规范的 PHY 和控制器 IP 在 4 月举行的业界首次 PCIe 5.0 规范合规认证活动中通过了 PCI-SIG^® 的认证测试。Cadence^® 解决方案经过充分测试，符合 PCIe 5.0 技术的 32GT/s 全速要求。该合规计划为设计者提供测试程序，用以评估系统级芯片（SoC）设计的 PCIe 5.0 接口是否会按预期运行。

面向 PCIe 5.0 技术的 Cadence IP 包括 PHY、配套控制器和验证 IP（VIP），主要用于高带宽超大规模计算、网络和存储应用的系统级芯片设计。利用 Cadence 针对 PCIe 5.0 架构的 PHY 和控制器子系统，客户可以设计出功耗极低的系统级芯片，并加快产品上市速度。

“我们很高兴看到 Cadence 面向 TSMC 先进工艺的全系列 IP 产品实现 PCIe 5.0 协议合规性。”TSMC 设计基础设施管理部副总裁 Suk Lee 表示，“我们与 Cadence 的持续密切合作将帮助双方客户满足严格的功耗和性能要求，并借助基于 TSMC 先进技术带来的领先设计解决方案来加速芯片创新。”

“凭借经过客户验证的最低功耗，符合 PCIe 5.0 规范的 Cadence PHY 和控制器 IP 使客户能够开发出极其节能的系统级芯片。”Cadence 公司全球副总裁兼 IP 部总经理 Sanjive Agarwala 表示，“通过我们的多通道片上子系统解决方案，我们的客户可以看到在与其目标应用相匹配的外形尺寸中实现了 IP 合规性。”

“面向 PCIe 5.0 规范的 Cadence PHY 和控制器测试芯片在 Xgig 训练器和分析仪平台上进行的合规性测试中表现出色，与之前进行的测试结果一致。”VIAVI Solutions 实验室和产品业务部高级副总裁兼总经理 Tom Fawcett 表示，“Cadence 在高带宽超大规模 SoC IP 方面处于领先地位，他们在 PCI-SIG 合规活动中的成功记录表明他们对其解决方案和整个技术的持续信心。”

“英特尔致力于通过开放的 PCI Express 标准进行全行业创新和严格的兼容性测试。”英特尔公司技术计划总监 Jim Pappas 表示，“Cadence 最新的 PHY 和控制器 IP 展示了他们对 PCIe 5.0 性能和与我们第 12 代英特尔酷睿和第 4 代英特尔至强可扩展平台互操作性的承诺。”

“作为 PCI-SIG 的长期成员，Cadence 为 PCIe 技术的发展作出了很大的贡献。”PCI-SIG 主席 Al Yanes 表示，“Cadence 积极参与该合规计划，帮助推动 PCIe 架构的不断普及。”

面向 PCIe 5.0 架构的 Cadence IP 支持 Cadence 的智能系统设计（Intelligent System Design™ ）策略，助力实现卓越的先进节点系统级芯片设计。面向 TSMC N7、N6 和 N5 工艺技术的 PCIe 5.0 设计套件现已可供授权和交付。面向 TSMC 先进工艺的 Cadence 全系列设计 IP 解决方案还包括 112G、56G、裸片到裸片（D2D）以及先进存储器 IP 解决方案。

来源：Cadence楷登

高速 112G 设计和通道运行裕度

0本文翻译转载于 Cadence blog作者 Vinod Khera移动数据的迅速攀升，蓬勃发展的人工智能及机器学习（AI / ML）应用，和 5G 通信对带宽前所未有的需求对现有云数据中心的服务器、存储和网络架构形成了巨大压力。这些颇具挑战性的应用需要高 I / O 带宽和低延迟通信的支持。✦✦由于超大规模数据中心需要 12.8Tbps 甚至更高的网络交换带宽，ASICs 和 SoC 对 112G SerDes IP 的需求也应运而生。Cadence 的 112G SerDes 技术具有卓越的长距性能、优秀的设计裕度、优化的功耗和面积，是下一代云网络、AI / ML 和 5G 无线应用的理想选择。SerDes PHY IP 支持 PAM4 和 NRZ 信号调制，以及从 1G 到 112G 的数据传输速率，采用业界领先的模拟-数字转换器（ADC），时钟数据恢复（CDR）和数字信号处理（DSP）技术，可支持 40dB 以上的通道。该技术可实现背板、直连电缆（DAC）、芯片到芯片、以及芯片到模组间的高速数据传输，实现高性能计算（HPC）SoC。采用了 7nm 制程工艺的 Cadence® 112Gbps 多速率 PAM4 SerDes IP 助力达成业界领先的功耗、性能和面积（PPA）目标，面向下一代云端架构和电信数据中心打造高端口密度的网络产品。高速 SerDes 的市场趋势56G / 112G SerDes IP 属于高速 I / O，支持超大规模计算客户所需的指数级流量增长，推动制定采用 8 条 112G 链路的 800G 标准。业界龙头企业已发布了 25.6TB 交换机产品，下一代 51.2TB 产品也即将推出。这些高带宽交换机会使用ASICs，并将 112G PAM4 SerDes 作为基础 IP。支持 51.2TB 交换机的吞吐量需要大量的 I / O，但将其整合至同一个 SoC 则是一大挑战，在封装设计和功耗管理方面都需要作出突破。在即将推出的协同封装硅片（CPO）解决方案中，裸片和光学多晶粒被集成到同一个封装中，以此避免在 PCB 板上的长距离布线，并拥有更高的吞吐量。得益于支持多插槽配置和芯片间互联的高速 I / O 接口，高带宽以及低延迟，112G SerDes 的另一个应用场景是 AI / ML SoC。5G 应用同样需要高带宽，112G SerDes 也是理想的选择。挑战112G SerDes 技术可以满足数据密集型应用对高速互联的需求。但是，长距离连接需要更先进的服务器和网络设备，其设计本身就是巨大的挑战。由于奈奎斯特频率的翻倍，112G 系统的通道损失远超过 56G 系统，解决这一问题需要新的 SerDes 设计方法，如图一所示。由于系统中的设计缺陷，112G 的部署也面临挑战，如图二所示。SoC 封装，封装到母板阻抗失配，前面板和背板的串扰以及噪声耦合等设计问题均会对误码率（BER）产生显著影响。由于更小的 UI 和更低的 SNR，我们在采用 112G 数据速率的过程中还会遇到更大的挑战。因此，在设计阶段就确保总体通道性能满足 IEEE 标准至关重要。通道性能不应仅依据插入损耗判断。IEEE 标准指出，应将通道运行裕度（COM）作为测量标准。通过预先规定 COM 的最小值，这一标准允许设计师在满足 BER 规范的前提下自行选择优化信号缺陷和均衡方案。在包括 RX / TX 规范、串扰、抖动、码间干扰（ISI）和噪声等多维设计空间中，优秀的设计应该考虑 COM 的最大值。COM 的目的是用最少的指定 SerDes 对系统中的通道进行表征化，但是 COM 也可以检查高速串行系统的互操作裕度。根据 IEEE 802.3ck 规范对 112G 的规定，COM 裕度不得小于 3dB。Cadence 112G SerDes PHY IP 为了补偿上述提及的无法避免的设计缺陷和挑战，IP 供应商为其 IP 设计了更高的裕度。Cadence 112G Extended Long-Reach（ELR）PHY IP 提供额外的性能裕度，通过反射消除和增强的 DSP 来应对设计缺陷。这些增强让我们为高损耗和高反射的通道提供更高的裕度。这些对生产系统行之有效的特性包括：基于第四代设计和优化的成熟解决方案在 Cadence 测试芯片和客户产品上经过验证的架构超越 IEEE 规范的性能可编程的反射消除逻辑可有效减少设计缺陷，并降低产品生产风险，加速上市进度基于固件的调整，智能功耗优化和片上温度传感器等内置智能工具来源：Cadence楷登