Samsung Foundry在大规模模拟和混合信号IP上实现两倍的生产力提升_System_电路_航空_汽车

Samsung Foundry在大规模模拟和混合信号IP上实现两倍的生产力提升

Samsung Foundry 利用 Cadence Spectre FX FastSPICE Simulator 对其 3nm、4nm 和 5nm 设计实现快速、准确的验证

中国上海，2022 年 7 月 27 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，Samsung Foundry 已经部署了 Cadence^® Spectre^® FX Simulator，用于在 3nm、4nm 和 5nm 工艺上对其大规模模拟和混合信号 IP 进行基于 FastSPICE 的验证。使用 Spectre FX Simulator，Samsung Foundry 实现了高达 2 倍的生产力提升，提高了准确度，同时加快了产品上市速度。

由于严格的设计规范，以及为了满足最终客户需求而不断增加的复杂性，Samsung Foundry 模拟和混合信号 IP 的设计和验证面临重重挑战。例如，Samsung Foundry 需要找到有效的方法，应对不断发展的架构、更高的时钟速度、因先进节点工艺而增加的设计尺寸以及版图寄生效应的指数级增长。

Samsung Foundry 使用 Cadence 的 Spectre FX FastSPICE Simulator 成功满足了这些需求，以快速的性能和最佳的准确度验证了三星最新工艺节点上的 PLL、SRAM 和 PCI Express^®（PCIe^®）设计。他们还利用该仿真器来检查关键测量值，如 PLL 输出平均值和峰-峰频率、SRAM 时序检查和 PCIe 收发器输出数据信号，以确保设计符合其功能、时序和功耗规范。

Samsung Foundry 还利用 Spectre FX Simulator 高度可扩展的多核架构，并行处理瞬态仿真。因此，设计和验证团队能够在不牺牲准确度的前提下，利用现有的硬件资源来加快仿真周转速度。此外，该仿真器的准确度和性能非常出色，提供了一个简单的预设使用模式，无需进行过多仿真调整，即可加速特定的验证任务并提高设计师的生产力。

“我们的大规模模拟 IP，包括高速 PLL、收发器和 SRAM 设计，需要非常高的仿真精度，以满足苛刻的最终用户规范，”三星电子代工设计技术团队公司副总裁 Sangyun Kim 说，“我们的验证周期很短，因此这些仿真需要运行得足够快，以便在验证周期内完成，同时不牺牲验证质量。我们选择与 Cadence 合作，使用 Spectre FX FastSPICE Simulator 在3nm、4nm 和 5nm IP 上实现了性能优化和高达 2 倍的生产力提升，同时确保了准确度。因此，我们已经在生产流程中部署了该解决方案。”

Spectre FX Simulator 是业界领先的 Spectre Simulation Platform 的一部分，该平台提供唯一包含多个求解器的完整仿真解决方案，使设计人员可以在电路级、模块级和系统级仿真和验证任务之间轻松无缝切换。Spectre Simulation Platform 支持 Cadence 的智能系统设计（Intelligent System Design^™）战略，助力客户实现 SoC 卓越设计。

来源：Cadence楷登

GUC 应用 Cadence 数字全流程优化结果质量并加速流片

内容提要Cadence Innovus Implementation System 提供的Mixed Placer自动化技术将导线长度减少超过 10%，将开关功耗改善 5%GUC 将布局规划设计时间从几周减少到几天，加速了移动、汽车、人工智能和超大规模计算应用的 ASIC 设计创建流程中国上海，2021年12月8日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，Global Unichip Corporation (GUC) 应用 Cadence® 数字全流程方案加快了其用于移动、汽车、人工智能和超大规模计算应用的 ASIC 设计流片。通过利用 Cadence Innovus™ Implementation System 的 Mixed-placer 自动化技术，GUC 成功地将布局规划设计时间从几周缩短到几天，并将导线长度减少了 10% 以上，开关功耗改善 5%。GUC 多年来一直使用 Cadence 的数字全流程，让最具挑战性的 ASIC 设计在最新的 5nm 和 3nm 工艺节点上实现流片。作为全球领先的 ASIC 供应商，在越来越苛刻的日程中提供最佳的功耗、性能和面积 (PPA) 结果对成功而言至关重要。随着 ASIC 设计的规模和复杂性不断增长，布局规划中宏单元的数量也迅速增加，使得 GUC 传统的手动操作和迭代的布局规划成为实现流程中一个非常冗长的部分。使用 Innovus mixed-placer 技术，GUC 团队可以同时处理标准单元和宏单元的放置，使布局规划过程实现自动化，提高了效率并加速了 PPA 分析。 “随着我们的 ASIC 客户设计转向采用最新的工艺节点，规模和复杂性不断增加，GUC 一直在对最新技术进行战略投资，以确保我们能够满足并超越客户对最佳 PPA 的要求。” GUC 高级副总裁 Louis Lin 说，“Cadence Innovus mixed-placer 技术使我们在生产力方面取得了重大突破，这样我们就能更有效地完成客户的设计并加速流片。现在，Innovus mixed-placer 技术是 GUC 生产实现流程的关键部分，让我们的流片屡获成功，我们在大部分设计中都会用到它。”Cadence 数字全流程为客户提供了一条快速的设计收敛路径和更好的可预测性。支持公司的智能系统设计(Intelligent System Design™) 战略，助力客户实现卓越的 SoC 设计。来源：Cadence楷登