全新 Cadence JedAI Platform 上线，显著加速芯片设计开发_System_电路_半导体_航空

全新 Cadence JedAI Platform 上线，显著加速芯片设计开发

内容提要

新推出的 Cadence JedAI Platform 是一款关键的大数据分析底层构架，它统一了所有 Cadence 计算软件产品中的海量数据
支持新一代 Cadence AI-Driven 的设计和验证应用，能极大地提高生产力和 PPA

中国上海，2022 年 9 月 14 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布推出 Cadence^® Joint Enterprise Data and AI（JedAI）Platform，实现电子设计自动化（EDA）新一代技术转变，从单个运行（single-run）的单引擎算法，进化为利用大数据和人工智能（AI）优化整个系统级芯片（SoC）设计和验证流程中的多个引擎的多次运行（multi-run）。

Cadence JedAI Platform 使工程师能够从大量的芯片设计和验证数据中收集有用的智能化信息，为新一代 AI-Driven 的设计和验证工具打开了大门，从而极大地提高生产力以及功耗、性能和面积（PPA）结果。通过 JedAI Platform，Cadence 将统一旗下各种 AI 平台的大数据分析——包括Verisium^™ 验证、Cerebrus^™ 实现和 Optimality^™ 系统优化，及其他第三方硅生命周期管理系统。

通过新的 Cadence JedAI Platform，工程师可以无缝管理结构化和非结构化数据，包括：

设计数据，如功能验证中的波形和覆盖率、物理版图形状、时序 / 功耗 / 电压 / 变化分析报告、设计 RTL、网表和实现中的 SDC 规格
工作负载数据，如运行时间、内存和磁盘空间使用量，以及每个作业的输入和它们之间的依赖关系的元数据
工作流程数据，如用于创建设计的工具和方法

利用 Cadence JedAI Platform，用户可以轻松管理设计复杂性越来越高的新兴消费、超大规模计算、5G 通信、汽车电子和移动等相关应用。客户如果在使用 Cadence 模拟 / 数字 / PCB 实现、验证和分析软件（甚至第三方应用），就可以通过 Cadence JedAI Platform 来统一部署其所有的大数据分析任务。此外，新平台支持云计算，可通过顶级云供应商的安全设计环境，提供高度可扩展的计算资源。

“为了使半导体行业继续保持强劲的增长势头，芯片设计流程变得更加高效以跟上市场需求的步伐至关重要，”Moor Insights & Strategy 公司 CEO、创始人兼首席分析师 Pat Moorhead 表示，“通过人工智能和大数据分析改善设计流程为工程团队带来了明显的好处，他们现在可以从触手可及的大量 EDA 数据中提取关键知识。全新 Cadence JedAI 平台旨在为用户提供自动化、智能化的设计见解，并能够极大扩展工程团队的生产力。”

使用 Cadence JedAI Platform 的客户将获得诸多优势：

高度的可扩展性：企业级的可扩展性和安全性，实现多运行、工具、用户、设计和 EDA 领域的设计优化
可执行的智能性：快速比较同一设计的不同版本和/或多个设计的指标，提供可执行建议，改善 PPA 结果，增加验证覆盖率
工作流程管理技术：集成的工作流程管理功能助力用户有效掌握芯片设计方法，并通过数据连接器在项目之间自动传输设计数据
定制化的分析：提供开放的行业标准用户接口，如 Python、Jupyter Notebook 和 REST API，有助于设计人员创建定制化的分析应用

“满足设计目标需要各种分析方法和大量设计资源，”瑞萨电子共享研发 EDA 部门数字设计技术部总监柴谷聪表示，“通过使用 Cadence JedAI Platform 的大数据分析，我们可以检索到必要的信息并迅速解决瓶颈问题。我们将继续扩大与 Cadence 在人工智能领域的合作，并有效地利用我们广泛的数据来改进 PPA 结果，提高设计和验证等各个阶段的效率。”

“在过去十年中，芯片设计规模和复杂性成倍增加，设计和验证数据量也随之增加，”Cadence 人工智能研发副总裁 Venkat Thanvantri 博士说，“以往客户的做法是，当一个芯片设计项目完成后，有价值的数据就会被删除，为下一个项目让路。而历史数据往往拥有很大的学习价值，Cadence JedAI Platform 使工程团队能够轻松访问这些经验数据，并将其应用到未来的设计中，以提供最佳的工程生产力和 PPA，最终实现产品产出达到更高的可预测性和更好的质量。”

Cadence JedAI Platform 支持 Cadence 的智能系统设计（Intelligent System Design^™）战略，旨在将普适智能应用于卓越设计。

来源：Cadence楷登

Cadence Certus 新品亮相！助力全芯片并行优化和签核速度提高 10 倍

内容提要为客户提供业内首个具有大规模并行和分布式架构的完全自动化环境支持无限容量的设计优化和签核，周转时间缩短至一夜，同时大幅降低设计功耗支持云的解决方案，推动新兴设计领域的发展，包括超大规模计算、5G 通信、移动、汽车和网络中国上海，2022 年 10 月 12 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布推出新的 Cadence® Certus™ Closure Solution，以应对不断增长的芯片级设计尺寸和复杂性挑战。Cadence Certus Closure Solution 环境实现了设计收敛的自动化，并将整个设计收敛周期从数周缩短至一夜之间 —— 包括从签核优化到布线、静态时序分析（STA）和参数提取。该解决方案支持无限容量，胜任大型芯片设计项目，与目前其他的方法和流程相比，最多可将生产力提高 10 倍。Cadence Certus Closure Solution 消除了设计签核收敛的瓶颈，降低了开发现今新兴应用的复杂性，如超大规模计算、5G 通信、移动、汽车和网络。在推出 Cadence Certus Closure Solution 之前，全芯片收敛流程涉及手动、繁琐的流程，包括全芯片组装、静态时序分析、优化和包含 100 多个视图的签核，需要设计人员花费数月才能完成。新的解决方案提供了一个完全自动化的环境，实现了大规模分布式优化和签核。因此，通过与 Cadence Innovus™ Implementation System 和 Tempus™ Timing Signoff Solution 共享同一个引擎，并行全芯片优化得以实现，模块所有者无需进行反复迭代，设计师也可以快速做出优化和签核决定。此外，与 Cadence Cerebrus™ Intelligent Chip Explorer 配合使用，有助于提升模块级到全芯片签核收敛的工作效率。Cadence Certus Closure Solution 可以实现：创新的可扩展架构：Cadence Certus Closure Solution 的分布式分层优化和签核架构是云执行的理想选择，在云和本地数据中心环境中均可运行增量签核：只针对设计中经过变更的部分提供灵活的重置和替换，进一步加快最终签核速度提高工程设计效率：完全自动化的流程，减少了在多个团队中进行多次冗长迭代的需要，加快产品上市SmartHub 界面：增强的交互式 GUI，支持交叉探测，以进行详细的时序调试，推动最后的设计收敛3D-IC 设计效率：与 Cadence Integrity™ 3D-IC Solution 紧密集成，帮助用户收敛异构工艺中裸片间的时序路径“如今，每次迭代通常需要设计团队花费 5 - 7 天的时间来满足芯片级签核时序和功耗要求，采用以往的方法无法提供高效设计收敛所需的团队合作和用户体验，”Cadence 公司资深副总裁兼数字和签核事业部总经理 Chin-Chi Teng 博士表示，“我们密切关注设计界的需求，推出了新的 Cadence Certus Closure Solution，为客户提供了创新的芯片级优化和签核环境，在几个小时内即可实现出色的 PPA 结果。有了这款新的解决方案，我们将帮助客户实现生产力目标，尽快将产品推向市场。”Cadence Certus Closure Solution 支持公司的智能系统设计（Intelligent System Design™）战略，旨在实现卓越设计。来源：Cadence楷登