数字全流程方案应对先进工艺设计“拦路虎”
半导体行业正在经历一场复兴，人工智能、5G、自动驾驶、超大规模计算和工业物联网等市场的强劲增长，需要芯片具备更强的算力、更多的功能、更快的数据传输速度，且更加智能，这一趋势永无止境。但面对当前动辄数百亿颗晶体管的芯片规模，设计芯片面临的挑战正变得更加巨大且不可预测。其中，又以电源完整性（Power Integrity，PI）和信号完整性（Signal Integrity，SI）最具代表性。
日前，专注于人工智能领域云端算力的燧原科技（Enflame）就宣布采纳 Cadence Tempus 电源完整性解决方案，用于开发面向数据中心的先进节点人工智能（AI）芯片。
公开数据显示，Tempus 电源完整性解决方案助力燧原科技在不影响签核质量的前提下降低 IR 压降的设计裕度，对比传统基于矢量的 IR 感知静态时序分析（STA），敏感器件传播路径分析覆盖率提高 40%。
IR 压降引发的“雪崩效应”
IR 压降引发的“雪崩效应”
“先进节点环境下，IR 压降对时序分析有很大影响。”燧原科技芯片高级总监柴菁表示，为了确保 AI 芯片设计达到最高的可靠性，设计人员不但需要精确的进行 IR 压降分析，还需要设计工具能够自动检测并修复 IR 压降问题，实现更快的开发时间和 PPA 获益，避免流片前的失效。
IR 压降分析是一项关键的签核技术，这是毋庸置疑的。但有意思的是，在传统的设计流程或是成熟工艺里，供电完整性问题其实并没有得到如此之高的重视。通常情况下，设计人员会在整个设计流程的收尾阶段进行供电完整性验证，如果出现了较大的 IR 压降问题再着手进行修复。
但在先进节点和日趋复杂的芯片架构环境下，一方面，如果布线的供电电压出现明显降低，将导致与之相连的逻辑单元性能下降，并由此引发“雪崩效应”，导致整个模块性能下降。另一方面，由于热密度在逐渐变大，导致局部 IR 压降的不确定性也在变大，如果仍然在流程末尾才进行供电完整性分析，出现芯片设计无法修复的现象将成为大概率事件。
除此之外，面对一些针对高性能项目，设计师还要关注局部关键路径的时序状况，这和传统时序分析中的全局时序分析又有所不同。因为即便将整体供电电压降低 10%（相比之下，IR 压降通常以 5% 为临界点），也很难寻找出那些因IR压降问题而让时序变得敏感的路径，而这些恰恰是影响一颗高性能芯片能否达到设计目标的关键所在。
如果再具体到数字设计和签核工具上，以 Cadence 为例，针对信号完整性问题，Cadence 推出了 Tempus 时序分析工具；针对供电完整性问题，Voltus 功耗分析工具可以胜任。在先进工艺设计中，两个分析工具之间的反复切换看似没有什么问题，但实际上，由于两者是分别进行计算和修复，常常会导致出现“按下葫芦起了瓢”的现象，很难同时兼顾时序和供电问题，导致反复修改，浪费时间。
双引擎找到电压降的最优路径
双引擎找到电压降的最优路径
于是，在 2019 年 11 月，Cadence 发布了 Tempus 电源完整性解决方案，这是业界率先推出的静态时序 / 信号完整性和电源完整性分析工具，帮助工程师在 7 nm 及更小节点创建可靠设计。
Tempus 电源完整性解决方案集成了业界广泛使用的 Cadence Tempus 时序签核解决方案与 Voltus IC 电源完整性解决方案，为签核流程提供了实时电压降协同仿真。使用这款工具，用户可以在不牺牲签核质量的前提下大幅降低 IR 压降设计余量，优化功耗和面积，减少工程量并加快设计收敛。早期使用案例表明，Tempus 电源完整性解决方案可以正确识别 IR 压降错误，在流片前预防出现硅片故障，并将硅片最大频率提高 10％。
该工具的其他主要优势还包括：
● 降低 IR 压降设计余量，优化功耗和面积；
● 用专有的无激励算法识别电压敏感路径：将灵敏度分析与通过机器学习（ML）技术开发的专有算法相结合，有效识别最有可能受到 IR 压降影响的关键路径。Tempus 电源完整性解决方案可以高效提高 IR 压降分析覆盖范围，无需额外且耗时的外部激励输入；
● 智能激励生成和 IR 压降时序影响的直接计算减少了对更大安全余量的需求，从而优化功耗和面积；
● 全面的签核覆盖：自动创建激励以实现完全覆盖，同时搜索电压敏感路径上的潜在故障，从而提高签核 IR 压降分析的可靠性；
● 查找并修复潜在的 IR 压降故障：电压敏感高风险故障场景的预知性能够帮助设计人员在设计早期发现潜在问题并自动修复。
在随后的 2020 年 3 月，Cadence 又发布已经过数百次先进工艺节点成功流片验证的新版 Cadence 数字全流程，支持机器学习（ML）功能的统一布局布线和物理优化引擎等多项业界首创技术，吞吐量最高提升 3 倍，PPA 最高提升 20%。细化到优化签核收敛方面，数字全流程采用统一的设计实现，时序签核及电压降签核引擎，通过所有物理，时序和可靠性目标设计的同时收敛来增强签核性能，帮助用户降低设计裕度，减少迭代。
而为了更好的推进 RTL-to-GDS 全流程自动优化，提高整个设计团队的工作效率，尤其是解决初学者在设计工作中遇到的巨大挑战。2021 年 7 月，Cadence 在自身广泛数字解决方案中增加了首款基于机器学习的设计工具 Cerebrus，与 Genus Synthesis Solution 综合解决方案、Innovus Implementation System 设计实现系统、Tempus Timing Signoff Solution 时序签核解决方案中的数十步流程实现无缝对接，实现了更快的流程优化。
结语
结语
选择 7 nm 及以下的先进设计，都是为了最求更高的频率、更低的功耗或更小的面积。为了在不超出功耗限制或妥协电源完整性的前提下达到高频率需求，电气和物理签核收敛必须足够精确。
因此，在过去几年里，从 Genus 综合解决方案提供的 RTL 综合平台，到面向先进节点设计的 Innovus 设计实现平台，再到流程下游的电气签核技术（包括 Tempus 时序签核解决方案的静态时序分析功能、面向电源及 IR 压降签核的 Voltus IC 定制化电源完整性解决方案）和 Pegasus 验证系统，Cadence 对由设计实现和签核技术组成的数字全流程进行了全面的重新开发，以应对先进节点设计带来的挑战。
目前，Cadence 数字全流程在所有先进 FinFET 节点被广泛采纳，7 nm 及以下节点已成功流片 200+。
