创意电子采用数字解决方案完成首款台积电 N3 制程芯片及首款 AI 优化的 N5 制程设计_System_HPC

创意电子采用数字解决方案完成首款台积电 N3 制程芯片及首款 AI 优化的 N5 制程设计

内容提要

创意电子采用台积电 N3 制程工艺，在 Cadence Innovus 设计实现的助力下，实现运算速度为 3.16GHz 的 HPC 核心设计，其中包含了 350 万个实例
创意电子在台积电 N5 制程上采用了 Cadence Cerebrus AI 解决方案，在 CPU 设计上，成功缩小 9% 的设计面积并降低 8% 的功耗

中国上海，2023 年 2 月 2 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，创意电子（GUC）借助 Cadence^® 数字解决方案成功完成先进的高性能计算（HPC）设计和 CPU 设计。其中，HPC 设计采用了台积电先进的 N3 制程，运用 Cadence Innovus^™ Implementation System 设计实现系统，顺利完成首款具有高达 350 万个实例，时钟速度高达到 3.16GHz 的先进设计。另一款 CPU 设计采用 AI 赋能的 Cadence Cerebrus^™ Intelligent Chip Explorer 和完整的数字设计流程，借助台积电 N5 制程工艺，成功让功耗降低 8%，设计面积缩小 9%，同时显著提升了工程效率。

Innovus Implementation System 设计实现系统具备高度精确的 GigaPlace 引擎，支持台积电 FINFLEX^™ 单元行布局，可在整个流程中考虑引脚连接，以实现台积电 N3 制程设计规则检查（DRC）收敛。先进的 GigaOpt 引擎从台积电 N3 库中部署最优配置，同时平衡不同单元行的利用率，实现了更好的优化。Innovus 设计实现系统还包括一个大规模的并行架构，并整合了成熟的 NanoRoute 引擎，助力创意电子在设计流程的初期就能解决信号完整性问题，同时改善布线后的设计相关性。

Cadence Cerebrus 与完整的 Cadence 数字产品线相结合，在助力创意电子优化功率、性能和面积（PPA）方面发挥重要作用，并在 5nm CPU 设计中通过综合、设计实现到签核的完整流程，提升工程团队的生产力。Cadence Cerebrus 的独特之处在于以 AI 强化学习引擎，可自主优化创意电子的设计流程，帮助团队突破工程设计的人工极限，加快产品上市。

创意电子设计服务中心资深副总经理林景源博士表示：“创意电子是为 AI、HPC、5G、工业和其他新兴应用提供先进芯片解决方案的市场领导者。我们致力于向客户提供最具竞争力的设计，因此对我们来说，投资于领先的技术非常重要。我们选择 Cadence Cerebrus Intelligent Chip Explorer，正是因为其与更广泛的数字流程相结合，有助于我们通过人工智能技术加快设计周转，同时还能改善 PPA。Innovus 设计实现系统是我们的得力助手，让我们成功交付了首款 N3 芯片，助力团队加速创建高性能、低功耗的 HPC 设计。”

Cadence Cerebrus AI 解决方案和 Innovus Implementation 设计实现系统是完整数字设计流程的一部分，支持 Cadence 的智能系统设计（Intelligent System Design^™）战略，旨在实现系统级芯片的卓越设计。

来源：Cadence楷登

Cadence 射频集成电路解决方案支持 TSMC N6RF 设计参考流程

内容提要Cadence 携手 TSMC 在 N6RF 设计方面展开合作，加速推进移动、5G 及无线应用创新双方客户现可使用基于 N6RF 设计流程的新 PDK 进行设计中国上海，2022 年 6 月 22 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，Cadence® 射频集成电路解决方案支持 TSMC 的 N6RF 设计参考流程和制程设计套件（PDK），加速推进移动、5G 及无线应用创新。通过 Cadence 与 TSMC 的持续合作，双方的客户已经可以使用面向 TSMC 最新 N6RF CMOS 半导体技术的 Cadence 解决方案进行设计。Cadence 射频集成电路解决方案支持 Cadence 智能系统设计（Intelligent System Design™）战略，助力实现系统级芯片（SoC）的卓越设计。Cadence Virtuoso® Schematic Editor、Virtuoso ADE 套件和集成的 Spectre® X 仿真器及射频选项专门针对 TSMC 的 N6RF 制程技术进行了优化，已被纳入射频设计参考流程。客户可以受益于几个关键功能，借助这些功能，客户可以有效地管理工艺角仿真，进行统计学分析，实现设计中心化和电路优化。此外，该流程提供 Cadence EMX® 平面 3D 求解器与 Virtuoso Layout Suite EXL 实现环境之间的无缝集成，使设计人员能够简化电磁场建模，并能自动将 S 参数模型导入设计原理图用于射频仿真。对于版图后仿真，S 参数模型与 Cadence Quantus™ 寄生提取方案的结果相结合，用于高保真射频签核电路和电迁移-压降仿真。总的来看，新的 Cadence 射频集成电路全流程提供了一种高效的方法，能让工程师在紧密集成的统一设计环境中实现设计目标—性能、功耗效率和可靠性。“通过与 Cadence 的持续合作，客户能够利用我们和 Cadence 共同开发的设计流程以及我们先进的 N6RF 制程技术来实现其生产力目标，显著提升性能和功耗效率。”TSMC 设计基础设施管理部副总裁 Suk Lee 表示，“借助新推出的 PDK，可以采用我们的技术来创建新一代移动、5G 和无线设计，从而加速推动先进节点创新。” “全面的 Cadence 射频集成电路解决方案涵盖了射频设计的方方面面—从射频定制无源器件生成和建模到具有自加热功能的电迁移-压降分析。借助这个统一的流程，客户可以专注于创新设计，而不是把时间用来管理各种容易出错的不同工具包。”Cadence 公司高级副总裁兼定制 IC 与 PCB 事业部总经理 Tom Beckley 表示，“通过与台积电的密切合作，我们的客户可以获得其 N6RF 制程技术和射频设计参考流程所包含的各种先进功能，帮助他们实现卓越的系统级芯片设计，更有效地将具有竞争力的设计推向市场。”来源：Cadence楷登