Cadence 连续六年助力中国研究生创“芯”大赛_System_电路_航空_汽车_电子_消费电子_芯片

Cadence 连续六年助力中国研究生创“芯”大赛

中国研究生创“芯”大赛是中国研究生创新实践系列赛事之一，是一项面向全国高等院校和科研院所在读研究生的团体性集成电路设计创意实践活动。大赛以“创芯、选星、育芯”为宗旨，配合国家集成电路产业发展战略，切实提高研究生的创新能力和实践能力，为集成电路领域培养更多优秀的人才。

Cadence 公司与大赛的渊源可以追溯到 2017 年参与大赛前身的中国研究生电子设计竞赛集成电路专业赛。今年已是 Cadence 公司第六年连续参与并支持中国研究生创“芯”大赛。本次大赛的报名人数为有史以来最多，共有来自全国 142 所高校、889 支队伍、3352 名师生参赛。8 月 1-5 日，51 所高校、171 支队伍的顶尖集成电路青年学子入围决赛，齐聚武汉，开启属于他们的创“芯”征程。

随着摩尔定律放缓以及系统集成度的进一步提高，三维集成电路成为了各大厂商及 EDA 公司投入研发的重要方向之一。Cadence 公司于前年推出了 Integrity 3D-IC 设计平台，致力于系统驱动的 PPA 最优化解决方案。为了与高校在这个前沿技术领域有更多的交流，Cadence 连续三年在创芯大赛上设计了如下三维集成电路相关的企业命题：

● 2023 年 Cadence 命题：三维集成电路 RC 网络精简等效算法

● 2022 年 Cadence 命题：三维集成电路的多层模块划分最优化算法

● 2021 年 Cadence 命题：三维集成电路互联优化算法

经过几个月激烈地角逐，共有来自三所大学的四支参赛队伍获得了 Cadence 企业命题奖，在此祝贺所有的获奖队伍、参赛学生及他们的指导老师。

大赛期间，在销售和技术部门的大力支持下， Cadence 公司为 500 多名学生现场参与的机考答题环节提供了近千套数字、模拟及验证的 EDA 工具，同时技术专家在现场提供技术支持并答疑，为大赛保驾护航。

Cadence 公司数字与签核研发事业部高级资深产品总监刘淼受邀参加了国家示范性微电子学院院长论坛并在集成电路 EDA 产业高峰论坛上做演讲，分享了 Cadence 三维集成电路方向的最新成果，并期待通过大赛的平台与同样在此领域做科研的老师们有更多探讨、切磋、合作的机会。随后，刘淼还在大赛颁奖典礼上，亲自为获得 Cadence 企业命题一、二等奖的团队代表颁奖。

现场交流

在人才集市环节，两位人事部小姐姐，现场与入围参赛的 500 多位学生面对面交流，提供并分享多种技术岗位实习及和秋招职位。我们期待更多年轻的力量加入 Cadence。

为期四天的赛事圆满落幕，Cadence 公司会继续大力支持中国研究生创“芯”大赛，为国家集成电路产业发展及人才培养贡献力量。我们也期待在明年的大赛上与大家再相见。

来源：Cadence楷登

Tempus DRA 套件加速先进节点技术

本文翻译转载于：Cadence blog作者：Reela 在身处技术驱动的大环境中，半导体设计需要做到更迅速、更节能以及更稳健。为了满足这一需求，半导体制造企业需要不断突破技术创新。通过对更多参数及其影响的分析，客户才能实现较现行设计方法更优秀的 PPA 目标。例如，全局额定值或全局的裕度会造成性能和功耗的显著浪费。为了应对类似挑战，Cadence 持续创新并开发了 Cadence Tempus 设计稳健性分析（DRA）套件，提供解决上述问题所需要的分析能力。该套件采用先进的建模算法，赋能工程师分析，识别并纠正对变化极为敏感的关键设计要素，包括适用于模块级的 Tempus ECO Options 和子系统/全芯片级的 Cadence Certus 收敛解决方案，两者皆可在 Innovus 设计实现系统中调用。通过充分发挥套件的高级分析特性，客户可以强化设计稳健性，优化功耗、性能和面积（PPA）目标，较传统基于裕度的方法实现最高达 10% 的 PPA 目标提升。Tempus DRA 套件Tempus DRA 套件集合了卓越的分析能力，针对老化效应、电压降和阈值电压偏斜等不同类型的时序偏差，解决设计层的稳健性问题。该套件包括 5 种高级分析能力，分别适用于稳健半导体设计的特定流程。老化稳健性01Tempus DRA 套件以其卓越的老化稳健性分析能力在业界独树一帜，PPA 目标最高可提高 10%，适用于汽车、航空航天、消费者电子、移动设备和大规模计算等领域。该套件允许工程师在 Cadence Liberate Library 表征化流程工具内控制老化表征环境及参数，提供老化环境的完整分析结果，并通过统计学图表直观呈现应力和恢复状态。与老化感知时序和限制结合，老化稳健性可以实现 SPICE 级精度的卓越 PPA 结果。在台积电 TMI 和其他 SPICE 可靠性模型的支持下，可以跟踪任意场景下的静态时序分析（STA）、实例老化、非统一老化及恢复模型选择，并且能调节 STA 的最优设置。得益于此，老化效应导致的非必要延迟被清除，进一步加速设计收敛。电压稳健性02电压稳健性分析与 Tempus 电源完整性（PI）和 Voltus IC 电源完整性解决方案无缝集成，大幅提升了现有的签核解决方案。该集成采用了新一代（IR）压降分析和修复技术。电压稳健性分析通过 Tempus ECO Option 实现修复流程的自动化，并通过优化 Victim 及 Aggressor 信号路径解决压降问题。值得注意的是，该分析可以识别传统 IR 压降签核方法容易忽略的时序违例，防止可能导致高昂成本硅片失效的发生。最大 IR 压降设计裕度的降低也可以帮助实现更优的 PPA 目标。时序稳健性03时序稳健性分析是 Tempus DRA 套件的第三项分析能力。这项强大的能力可以通过对硅片性能的统计学测量而达到时序的准确性，在符合 Sigma 可靠性要求的同时显著提高设计 PPA。其用户友好的界面可以加速设计局部更改（ECO）流程，提供相较于传统 SPICE 蒙特卡洛分析更直截了当的方法。硅预测04硅预测是 Tempus DRA 套件的第四项分析能力，专注于硅片特性的持续调优，可以对硅片的设备模型、库和目标设备模型提供快速反馈，帮助设计工程师对设计进行快速调整。硅预测支持包括 PBA（物理设计、构建和分析），GBA（全局构建与分析）等设计的各个阶段，并在 Tempus 时序解决方案、Tempus ECO Option 和 Innovus 设计实现系统中可用。设计工程师可以用硅预测功能建立模型与硬件的相关性，获得理想的硅片性能，并在 Tempus 时序和 Liberate 表征化流程期间实现精准的统计学建模，在硅前静态时序分析（STA）签核时识别离散参数。该分析能力可以赋能设计团队，助其达成确凿的收敛和优化，利用硅预测预判延迟，并提高 PPA 和良率。电压阈值偏斜稳健性05电压阈值（VT）偏斜稳健性是 Tempus DRA 套件的第五项分析能力，用于应对目前 STA 方法固有的时序悲观。Tempus DRA 套件帮助工程师更灵敏的分析 TT（温度和电压）corners，为每个 VT 类型执行快速降额以将延迟优化至慢 corners 和快 corners（SSG 和 FFG）。设计师可以将库与 VT 类型捆绑，为每个 VT 类型定义慢和快降额。Tempus DRA 套件可以执行优化排列，并根据 VT 类型的启动和捕捉路径找出最差的松弛变量。 Tempus DRA 套件是一套高级分析能力的完整合集，致力于增强设计层稳健性，对比传统方法实现更卓越的 PPA 提升。得益于其对老化稳健性、电压稳健性、时序稳健性、硅预测和 VT 偏斜稳健性的专注，该套件可以助力设计团队在快速迭代的技术环境下创建更高效、可靠、具有竞争力的半导体解决方案。这是实现新一代半导体设计的关键一步。Tempus DRA 套件是广泛 Cadence 数字与签核工作流程的组成部分，支持 Cadence 智能系统设计战略，助理实现卓越的片上系统（SoC）设计。来源：Cadence楷登