扩大TSMC N3E制程IP产品组合，推出新一代224G-LR SerDes IP，助力SoC设计_System

扩大TSMC N3E制程IP产品组合，推出新一代224G-LR SerDes IP，助力SoC设计

内容提要

● 经过验证的接口 IP，可显著提升 TSMC N3E 制程节点的性能和能效

● 224G-LR SerDes PHY IP 在 TSMC N3E 制程上实现一次性流片成功

● 112G-ELR SerDes 在 TSMC N3E 制程上的硅结果实现了最佳 PPA

● 多个 Cadence IP 测试芯片在 TSMC N3E 制程上成功流片，包括 PCIe 6.0 和 5.0、64G-LR 多协议 PHY、LPDDR5x/5、GDDR7/6 和 UCIe

中国上海，2023 年 9 月 26 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布扩大其在 TSMC 3nm（N3E）制程上的设计 IP 产品组合，其中最引人注目的是新推出的旗舰产品 Cadence^® 224G 长距离（224G-LR）SerDes PHY IP，该 IP 实现了一次性流片成功。其他支持 TSMC N3E 先进制程的 Cadence Design IP 也都成功流片，为二者的共同客户提供了一系列高速接口和存储器 IP，用于实现更先进的设计。Cadence 针对 TSMC N3E 支持提供业界领先的功率、性能和面积（PPA），面向要求最为严格的网络、超大规模计算、人工智能和机器学习（AI/ML）、芯粒、汽车和存储应用。

生成式 AI 和大型语言模型 (LLM) 的出现推动了高带宽低延迟应用的需求不断增长，它们需要利用创新的 IP 解决方案才能实现高效、稳定的高速数据传输。为了满足这种激增的需求，新推出的 224G-LR SerDes PHY IP 和其他 Cadence TSMC N3E 制程接口 IP 为创新和高速连接开辟了新的可能。224G-LR SerDes PHY IP 采用创新架构，可提供出色的速度、覆盖范围和能效。主要功能包括：

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支持全双工 1-225Gbps 数据速率，具有出色的 LR 性能

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针对不同的通道范围（LR、MR、VSR）进行功耗效率优化

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内置智能功能，以增强可靠性和系统稳健性

224G-LR PHY IP 是 Cadence 面向 TSMC N3E 先进制程的 IP 产品组合的一部分，该产品组合还包括 112G LR SerDes PHY IP、PCI Express^® （PCIe^®） 6.0/5.0/4.0/3.0/2.0、64G/32G 多协议 SerDes、Universal Chiplet Interconnect Express^™（UCIe^™）、LPDDR5x/5/4x/4、DDR5/4/3 和 GDDR7/6 IP。Cadence 224G/112G LR SerDes 和 DDR5 IP 已实现一次性流片成功。PCIe、64G/32G 多协议 SerDes、LPDDR5x/5、GDDR7/6 和 UCIe IP 在 2023 年初成功流片。

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Cadence 针对 TSMC 最先进的 N3E 制程推出了创新的 IP 解决方案，让我们的客户能够将性能和能效提升到新的水平，同时也能受益于 TSMC N3E 制程的领先优势，”TSMC 设计基础设施管理事业部负责人 Dan Kochpatcharin 表示，“我们与 Cadence 在 TSMC 3nm 工艺上合作开发了突破性的 IP 设计，这让我们可以重

新塑造超大规模、AI/ML 和 5G/6G 基础设施 SoC 设计的格局。”

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“我们针对 TSMC N3E 先进制程的接口 IP 架构经过实际验证，可显著提高性能和能效，助力我们的共同客户利用 N3E 制程的优势，同时还能加快产品上市，”Cadence IP 事业部产品市场副总裁 Rishi Chugh 说道，“SerDes 的速度必须快速提升到下一代节点，以满足生成式 AI 和其他高速网络基础设施对数据带宽的更高需求。Cadence 224G-LR 产品为客户提供了一条可靠的途径，帮助他们顺利升级到新一代超大规模设计。我们与 TSMC 的紧密合作使我们能够提供高质量的 IP，旨在实现一次性流片成功，加快产品上市。”

面向 TSMC N3E 制程的全面 Cadence IP 组合支持 Cadence 的智能系统设计（Intelligent System Design^™）战略，助力实现卓越的先进节点系统级芯片设计。

来源：Cadence楷登

Cadence 与 Broadcom 合作部署 AI 驱动解决方案并获得出色结果

内容提要● Broadcom 多个业务部门采用了 AI 驱动的 Cadence Cerebrus 解决方案，用于在先进节点上设计多款复杂的尖端产品● Broadcom 的产品设计在性能、功率和面积方面实现大幅提升中国上海，2023 年 10 月 26 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布与 Broadcom Inc. 公司合作部署最新的 AI 驱动设计流程，以加速其 3nm 及 5nm 创新设计的交付。Broadcom 的多个业务部门使用了 AI 驱动的 Cadence® Cerebrus™ Intelligent Chip Explorer 解决方案，有效提升了产品设计的性能、功率和面积（PPA）。因为 Broadcom 的先进节点产品设计非常复杂并且规模庞大，AI 驱动的技术能够成为他们的得力助手，帮助他们满足紧张的流片时间表。借助 Cadence Cerebrus 提供的先进功能，Broadcom 能够通过 AI 自动执行设计任务，改善最终设计的数据质量，缩短设计周期。例如，使用版图探索功能可以自动确定最佳芯片设计版图，改善 PPA 结果。借助 AI 模型重用功能，Broadcom 能够将之前设计项目中积累的经验用于下一代设计，更快获得优化结果。最后，易于使用的界面提供了交互式分析，为设计数据提供了有价值的见解，并易于调试。““我们在多个业务部门部署了一系列 Cadence 解决方案，并且 Cadence Cerebrus 的 AI 功能有效改善了我们的 PPA 结果，”Broadcom 副总裁兼中央工程主管 Yuan Xing Lee 表示，“去年，Broadcom 的各个业务部门加速部署 Cadence Cerebrus AI 技术，我们也期待利用这项技术开发下一代产品。多年来，Cadence 一直是我们硅设计领域的关键合作伙伴，双方将继续携手合作，实现我们的设计目标，为客户提供高质量的产品设计。””“借助 Cadence Cerebrus 提供的 AI 功能，Broadcom 成功减少了手动任务，从而能腾出更多精力关注更重要的战略性任务，同时达成 PPA 目标，”Cadence 高级副总裁兼数字与签核事业部总经理 Chin-Chi Teng 博士说道，“如今的设计都非常复杂，希望通过双方的持续合作，能确保 Broadcom 利用我们的 AI 功能，更快将优质的设计推向市场。”Cadence Cerebrus Intelligent Chip Explorer 是更广泛的数字全流程的一部分，可提供最佳 PPA 结果，缩短设计周期。该产品支持 Cadence 的智能系统设计（Intelligent System Design™）战略，旨在实现系统级芯片（SoC）卓越设计。来源：Cadence楷登