Realtek有效利用Tempus Timing Solution成功完成12纳米设计的硅片交付_ACT

Realtek有效利用Tempus Timing Solution成功完成12纳米设计的硅片交付

优势

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与以前的方法相比，生产力提高了 2 倍之多

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设计收敛周转时间缩短 50%，计算和内存总成本降低 50%

中国上海，2023 年 11 月 6 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，Realtek 成功使用 Cadence^® Tempus^™ Timing Solution 签核 N12 高性能 CPU 内核，同时显著改善了功率、性能和面积（PPA）。通过采用 Tempus Timing Solution，Realtek 将生产力提升了 2 倍，与之前使用的方法相比，设计收敛周转时间缩短了 50%。此外，Realtek 的计算成本和内存占用降低了 50%。

Cadence 签核解决方案为 Realtek 团队提供了多项关键优势，包括：

黄金级准确签核分析

Cadence 的 Tempus Timing Solution 和 Quantus^™ Extraction Solution 助力 Realtek 团队以十足把握交付精确、质量良好的硅片

提高生产力，缩短工期

借助带有 SmartMMMC Optimization 功能的 Tempus ECO Option，Realtek 能够在 Innovus^™ Implementation System 内以更少的迭代更快地完成时序收敛

节省计算资源

Tempus CMMMC 带有并发多模式多工艺角技术，能够帮助 Realtek 在一次运行中实现所有视图，从而在显著节省机器资源的同时更快地完成设计

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“在规定的时间内向市场推出性能最佳的元件，对我们的业务至关重要，而 Cadence Tempus Timing Solution 帮助我们实现了这些目标，”Realtek 副总裁 Yee-Wei Huang 说道，“我们与 Cadence 合作，成功完成了 N12 设计项目，快速推出了质量良好的硅片。在此次成功合作的基础上，我们计划采用一系列技术，为多个新项目部署 Tempus Timing Solution。”

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“先进节点设计的热度越来越高，复杂性也不断增加，因此像 Realtek 这样的客户必须找到快速提高生产力的方法，以满足产品上市的时间要求，并实现最佳 PPA，”Cadence 数字与签核事业部研发副总裁 Sharad Mehrotra 说道，“我们与 Realtek 密切合作，有力证明了Cadence的时序签核解决方案能够满足该团队的所有关键要求。Realtek 成为了我们众多签核解决方案采用者中的一员，我们也期待将来继续与他们深化合作。”

Tempus Timing Solution 是更广泛的 Cadence 数字全流程的一部分，为签核和设计流片提供了一种快速的方法。Tempus Timing Solution 和数字全流程支持 Cadence 的智能系统设计（Intelligent System Design^™）战略，旨在加快 SoC 卓越设计。

来源：Cadence楷登

Virtuoso Studio 引领模拟设计变革

作者：Steven Lewis 从上大学开始，我就对模拟设计产生了浓厚兴趣。学模拟有什么用？现在真的还有人需要模拟吗？数字化一统江湖的今天，模拟就像是被淘汰的真空管一样，黄花迟暮。各位年轻的小伙伴对真空管应该一头雾水，问问你们的上上一辈就知道了。我在 Cadence 工作的这 30 年间，每隔四年就有人说模拟大势已去。90 年代就有人这么说，随时随地都有可能听到类似论断，甚至在 DAC 大会（Design Automation Conference）上我也听过无数次了。但事实上呢？如今我们对模拟与定制设计的需求前所未有之高，让这一领域变得更具挑战性，并潜移默化地影响着我们每天的工作。那么，模拟的概念是否还和之前一样呢？其实某种程度上讲，模拟就像老酒一样愈加醇香，也在不断突破局限，开出新的花朵。每当有人嘲讽的说模拟活不了多久了的时候，我都会嗤之以鼻。得益于 Cadence 全新的 Virtuoso Studio，模拟只会永远存在。为了满足现代需求，Virtuoso Studio 在三个维度不断突破：基础架构、集成和创新。沿着这三个方向，工具和设计流程被重新解读，并不断优化客户体验。让我们看几个例子，来了解具体的改进内容。基础架构Infrastructure超越摩尔定律，后摩尔时代，还是单纯的功能累加，根本无所谓，设计不断变大是个不争的事实。复杂性也只会越来越高，而不是反其道而行。这意味着模拟和定制化工具也必须进行改进，符合设计吞吐量快速增加的需求。吞吐量的上涨可能来源于仿真任务的执行，即成百上千个任务的累加。通过 Virtuoso ADE 产品套件传输的数据总量如此庞大，就要求我们需要用更创新的方法来启动、管理和并行处理多个仿真任务。按个按钮启动 5000 个仿真任务很简单，困难的是让其有价值有意义，特别是在多个任务互为相关的情况下。全新的 ADE Services 特性可以通过控制中心实现所有仿真任务的自动化管理，控制中心可以断开并再次连接到 UI 界面，不会再出现 ADE UI 界面卡死导致彻底丢失仿真进度的情况了。什么都逃不过这套系统，甚至于连一份缓存文件也逃不过它的眼睛。集成Integration大家都很了解模拟设计吗？不，我相信还差得很远。当前模拟或定制化设计的定义也在不断踏入新的技术领域，延伸出更多的设计类型。但不管概念如何延展，你也不可能把所有内容分开设计，然后呆坐着指望它不出错。如果完成组装后发现压根不适配，那怎么办？让我提醒你，“往好的方面想”压根不是什么策略。不要再把不同的组件分开设计了，从设计初期就统筹考虑才是王道。异构化设计就像个孩子，我们一直等他长大成人，而 Virtuoso Studio 让他真正成熟了起来。在 Cadence，我们认为设计是没有界限的。融合模拟和数字设计，融合 RF 和光电设计，融合 finFETs 和先进节点 PDK ，封装和电路板也是一样。大杂烩反而代表更好的融合。随着 Virtuoso Studio、Spectre 仿真平台、Allegro PCB 工具和 Cadence AWR Microwave Office 的深度集成，您只需选择最优的工作环境，剩下的交给我们。从始至终，您将获得完整设计的持续可视化，方方面面，彻彻底底。想让自己创造的星球充满生命吗？Virtuoso Studio 拥有超过 50 家第三方集成供应商，提供全面的代工支持，更多的 Cadence 工具也将为你的设计锦上添花。创新Innovation我们朝这个目标努力已久。大家可能还记得，亚微米炒的火热的那段日子值得怀念。而如今，在一些默默无闻的角落，我们已经触及到了埃米的应用。抛掉数学不谈，Virtuoso Studio 一直在引领制程工艺技术的发展，包括对最先进的 5nm 和 2nm 的支持。很多人之前觉得，finFETs 的出现可以简化设计流程，大家似乎可以彻底摆脱电阻器和晶体管了。但实际情况呢？复杂的规则让大家不堪其扰。暂且不谈设计方案中针对不同芯片的规则，找到与之匹配的版图和验证工具就是天方夜谭。Virtuoso Stuido 现已将 Pegasus 验证工具集成至版图编辑工具，具体特性包括：● 针对每种形状和布线的签核质量 DRC 和 LVS，让一切触手可及。● 仿真精确的路径规划，支持 2nm 和 GAA 拓扑。● 全新水平的版图自动化工具。复杂的工作交给我们，您只需专注设计本身。Virtuoso ADE 产品套件和 Spectre 仿真平台的持续创新可以满足工艺迁移需求，助力实现设计中心化及优化，支持全新的统计学方法论，并兼容最新的 GPU 和云计算等硬件。Virtuoso Studio归根结底，大家如果像我一样对模拟有深厚的感情，我相信都会想亲自尝试下 Virtuoso Studio，甚至会无意识的爱上它。Virtuoso 与大家携手度过了 90 年代，千禧年和 10 年代。进入到第四个十年，Virtuoso Studio 会继续为您带来创新的解决方案，帮助大家设计出更好的世界，这是我们的承诺！来源：Cadence楷登