签核解决方案助力Samsung Foundry的5G网络SoC设计取得新突破_ACT_System_电路_航空_汽车

签核解决方案助力Samsung Foundry的5G网络SoC设计取得新突破

优势

Samsung Foundry 使用 Cadence Tempus Timing Solution 和 Quantus Extraction Solution 成功实现 SF5A 设计签核，并取得了更好的 PPA 结果

首次部署 Cadence 签核解决方案后，Samsung Foundry 实现了两倍的生产力提升，加速了设计收敛

中国上海，2023 年 12 月 4 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，Samsung Foundry 使用 Cadence^® Quantus^™ Extraction Solution 和 Tempus^™ Timing Solution，顺利完成 5G 网络 SoC 设计在 Samsung 5LPE 制程上的成功流片。这项成就标志着 Samsung Foundry 迎来了一个转折点，这是该团队首次使用 Cadence 签核解决方案，与之前使用的设计方法相比，实现了两倍的生产力提升，加快了设计收敛。借助 Cadence 集成流程，他们还改善了这款 120M 实例的功率、性能和面积（PPA）。

在此次流片中，最值得一提的是，Samsung Foundry 团队在 Cadence Innovus^™ Implementation System 环境中使用了 Tempus ECO Option 加速设计收敛，从而大幅缩短了项目工期。为生产力提升做出重大贡献的另一个因素是，Samsung Foundry 部署了 Tempus 层次化静态时序分析功能，在进行层次化设计收敛的同时，能优化资源配置、降低机器和内存需求。此外，Samsung 团队利用 Tempus 和 Quantus 分布式技术，缩短了这项复杂设计的整体运行时间。

“此次 SF5A 5G 网络设计的成功流片，标志着我们团队实现了一个重要的里程碑。Cadence Quantus Extraction Solution 和 Tempus Timing Solution 帮助我们提高了效率，缩短了运行时间，这有力证实了 Cadence 和 Samsung 团队的合作成果和创新实力，”三星电子副总裁兼代工设计技术主管 Sangyun Kim 表示，“我们致力于突破极限，利用这些强大的签核工具更快地将我们的设计推向市场。我们也期待着以此次成功为基石，未来能取得更多进展，推出更多设计产品。”

“Quantus Extraction Solution 和 Tempus Signoff Solution 相互集成，在帮助 Samsung Foundry 提高生产力、改善 PPA 结果并加快产品上市中发挥了重要作用，”Cadence 数字与签核事业部企业副总裁 Vivek Mishra 说道，“与 Samsung Foundry 合作，帮助该团队实现了设计目标，并加快了产品上市，这让我们感到自己的努力非常有价值。我们也期待双方未来能够持续合作，推动创新。”

Quantus Extraction Solution 和 Tempus Timing Solution 是更广泛的 Cadence 数字全流程的一部分，为流片提供了一条更快的路径。这两款工具和流程支持公司的智能系统设计（Intelligent System Design^™）战略，助力客户实现 SoC 卓越设计。

来源：Cadence楷登

数字、定制/模拟设计流程通过认证，Design IP现已支持Intel 16 FinFET制程

内容提要● Cadence 流程已通过认证，可立即投入生产，该工艺下 Design IP 产品现已完备，可支持客户进行 Intel 16 工艺下 SOC 设计● 客户可以基于已被充分认证的 Cadence 流程，以十足把握交付各类 HPC 及消费电子应用中国上海，2023 年 7 月 14 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布其数字和定制/模拟流程现已通过 Intel 16 FinFET 工艺技术认证，其 Design IP 现可支持 Intel Foundry Services（IFS）的此工艺节点。与此同时，Cadence 和 Intel 共同发布了相应的制程设计套件（PDK），用于加速一系列应用的开发，包括低功耗消费电子及高性能计算（HPC）应用。客户现在可以使用支持立即投产的 Cadence® 设计流程和 Design IP，实现设计目标并加快产品上市。Intel 16 数字全流程完整的 Cadence RTL-to-GDS 流程已经过认证和优化，可用于 Intel 16 工艺节点，助力客户实现设计的功耗、性能和面积（PPA）目标。该流程包括 Innovus™ Implementation System、Genus™ Synthesis Solution、Quantus™ Extraction Solution、Tempus™ Timing Signoff Solution 及 Tempus ECO Option、Pegasus™ Verification System 和 Pegasus DFM 以及 Voltus™ IC Power Integrity Solution。Cadence流程的部分功能进行了针对 Intel 16 工艺规则的优化，包括过孔插入和天线规则支持，有助于实现高质量设计。Intel 16 定制/模拟流程Cadence Virtuoso® Studio（包含 Virtuoso Schematic Editor、Virtuoso Layout Suite、Virtuoso ADE Suite）和集成的 Spectre® X Simulator 均已通过 Intel 16工艺节点认证。这些工具经过功能增强，可以更好地管理工艺角仿真，执行统计分析、设计对中和电路优化。Virtuoso 设计平台与 Innovus Implementation System 紧密集成，通过一个共用的数据库来提升混合信号设计的实现方法。此外，Virtuoso Layout Suite 经过全面更新，以便在 Intel 16 工艺上有效进行版图实现，该工具提供了多项功能，包括提高整个版图设计环境的性能和可扩展性；基于非均匀网格的器件布局布线方法，带有布局、布线、填充和插入 dummy 的交互式辅助功能；支持基于宽度的间距模式（WSP）；集成寄生提取和 EM-IR 检查；并且通过 Virtuoso InDesign DRC 集成了签核品质的物理验证功能。Intel 16 设计 IPCadence Design IP 已针对 Intel 16工艺进行了移植和硅验证，包括企业级 PCI Express®（PCIe®）5.0 和 25G-KR 以太网多协议 PHY；面向消费电子应用的多协议 PHY（支持 PCIe 3.0 和 USB 3.2 等标准）；面向 LPDDR5/4/4X 的多标准 PHY，支持多种存储器应用；MIPI® D-PHY℠ v1.2，支持各种 MIPI 消费电子应用，如相机和显示器；以及用于音频应用的 MIPI SoundWire® I/O。“双方的共同用户为各种垂直市场打造出色设计，并将我们视为值得信赖的代工合作伙伴，”Intel 副总裁兼产品与设计生态系统赋能部门总经理 Rahul Goyal 说，“通过与 Cadence 的持续合作，我们正在为各类市场的客户提供技术赋能，帮助他们解锁 Intel 16 制程和先进的 Cadence 流程及 IP 所带来的节能优势。”“Cadence 研发团队与 IFS 通力合作，针对 Intel 16 工艺技术验证了 Cadence 流程和设计 IP，确保客户能够快速采用我们的技术，及时交付创新的消费电子应用，”Cadence 高级副总裁兼市场及商务开发总经理 Nimish Modi 说，“芯片设计创新日新月异，因此我们对工具和 IP 进行了优化，以确保客户能够信心十足地交付设计，满足最严苛的设计要求。”Cadence 先进的 EDA 解决方案和 IP 产品支持公司的智能系统设计（Intelligent System Design™）战略，旨在助力客户实现 SoC 卓越设计。来源：Cadence楷登