Cadence 推出面向新一代音频应用的支持缓存一致性的对称多核处理器 HiFi 5s SMP_System_汽车

Cadence 推出面向新一代音频应用的支持缓存一致性的对称多核处理器 HiFi 5s SMP

新一代消费电子及汽车音频系统的复杂性与日俱增，基于生成式 AI 的音频处理、沉浸式音效以及软件定义汽车中的高级信息娱乐系统等市场驱动因素，对音频 DSP 性能提出了更高的要求。然而，单个 DSP 已无法满足日益增长的计算需求，而多个 DSP 又会大幅增加编程难度。

如今，原始设备制造商（OEM）和系统级芯片（SoC）供应商必须在日益紧迫的产品上市压力下，独立完成所有多核硬件设计和软件开发工作。与此同时，程序员们正艰难应对基于软件的共享存储域的复杂同步问题，绞尽脑汁设法将任务合理分配到多核集群中。这可能导致设计性能无法达到预期。

在这个快速发展的背景下，亟需一种开箱即用的硬件设计，并配备支持多核的操作软件，以减少硬件设计时间，并有效管理多核音频产品开发中的软件复杂性。

多核创新技术让卓越性能和易用性成为可能

为简化多个 DSP 的编程流程，Cadence 对其旗舰产品 Xtensa LX8 平台进行了升级，新版本将具备对称多处理能力。借助全新的 Xtensa Multicore LX8 平台，SoC 设计人员可自动生成最多八个具备硬件缓存一致性的对称多处理器（SMP）集群。

Cadence 将高性能的 Tensilica HiFi 5s DSP 平台提升至新高度，并基于此推出首款产品。Tensilica 支持缓存一致性的 HiFi 5s SMP 提供了可扩展的性能和更高的资源利用率，同时简化了各种音频 DSP 应用的软件开发。

TECHnalysis Research 总裁 Bob O'Donnell 指出：“鉴于当今汽车中娱乐和信息应用的日益复杂，对能够提供支持对称多处理等技术的强大音频处理平台的需求日益凸显。考虑到软件定义汽车预计将随着时间的推移提供各种新型功能，您就能理解为什么汽车制造商和一级原始设备制造商（OEM）需要在其新车中尽可能地融入最先进的 IVI 功能。”

支持缓存一致性的 HiFi 5s 对称多核处理器

Tensilica 缓存一致性 HiFi 5s SMP 专为高性能、低功耗音频应用而优化设计，支持从双核扩展到八核，并集成了中断分发器和跨核调试能力等集群特性。应用开发由 Zephyr 和 FreeRTOS 这两个流行的开源多核实时操作系统（RTOS）提供支持。Cadence 自有 RTOS XOS 的多核支持计划将于 2025 年晚些时候推出。

简易软硬件集成

客户在指定 HiFi 5s DSP 配置和核心数量后的几小时内，即可从 Cadence 的 Xtensa 处理器生成器（XPG）下载多核集群，这大大简化了硬件集成流程。设计人员还将获得一个完整的、支持多核的软件开发工具包（SDK）。

该多核感知 RTOS 能在各核心间分配任务并管理跨核软件同步，减轻应用负载。缓存一致性使得 SMP 集群中的每个核心都能获得统一的存储视图，从而避免了非一致性多核设计中常见的碎片化问题和利用率不足的缺陷。如此一来，应用能够轻松根据核心数量进行扩展，以满足不同的性能需求。

客户和合作伙伴一致看好

缓存一致性 HiFi 5s SMP

Bestechnic 总经理赵国光表示：“无论是小型耳塞、无线耳机还是智能音箱，如今的消费者追求高度沉浸式的音频体验。要满足如此广泛的产品和用例，需要一个易于编程的可扩展音频计算平台。Tensilica HiFi 5s SMP 出色地满足了这些需求，同时还能最大限度地提高资源利用率，从而能够将高性价比的产品及时推向市场。”

“汽车信息娱乐市场瞬息万变，每一轮更新都要推出新功能，因此快速上市至关重要。在这个高度动态化的市场中，高效快速地开发和部署复杂音频软件是成功的关键。”Dashchip 公司联合创始人兼首席科学家缪海波说道，“缓存一致性多核 HiFi 5s SMP 提供了前所未有的可扩展性和适应性，同时大大简化了软件开发难度，使 OEM 能够及时为消费者提供高度沉浸式的车内音频体验。”

杜比实验室副总裁兼消费娱乐事业部总经理 Mahesh Balakrishnan 表示：“从影院到家庭、从手机到现在的汽车，享受杜比全景声（Dolby Atmos）体验从未如此轻松。我们为消费者带来创新音频体验的能力建立在与 Cadence 等合作伙伴的深入协作之上。我们非常高兴地庆祝这项最新创新，它将为原始设备制造商（OEM）提供更多选择，以无缝满足日益增长的下一代音频需求。”

“我们很高兴看到 Cadence 市场领先的 Tensilica HiFi DSP 持续创新。由我们好评如潮的 AudioWeaver 工具生成的汽车和 TWS 耳机音频应用，高效映射至 Tensilica 缓存一致性 HiFi 5s SMP，它提供了真正的并发处理能力以实现可扩展性能。该平台提供的硬件缓存一致性机制帮助我们避免了基于软件的跨核同步错误，使多核软件开发变得轻而易举。”长期与 Cadence 合作的 DSP Concepts 公司首席技术官 Paul Beckman 表示，“使用 AudioWeaver，OEM 现在可以及时在缓存一致性 HiFi 5s SMP 平台上实现更高的性能配置，并确保每个多核配置对可用总内存和周期的利用率达到最大化。”

让客户与合作伙伴双双获益

统一的资源视图简化了合作伙伴软件的集成，该视图允许将可用的 DSP 周期和总可用内存信息开放给客户的代码。通过硬件管理缓存一致性，消除了跨核相关的软件同步错误，从而提高了产品质量并减少了退货。经过高度调优的 SMP 架构使音频应用能够实现接近理论最大值的性能，并与核心数量相匹配。适应应用变更也得到极大促进，缩短了软件开发的总体完成时间。

“随着音频设备日益复杂，如何管理复杂软件并充分发挥多 DSP 计算平台的潜力是一项挑战，”Cadence 芯片解决方案事业部 Tensilica 产品高级市场总监 Chris Jones 说道，“编程便捷性和软件可靠性对于帮助客户获得竞争优势愈发关键。我们新推出了可配置的 Tensilica 缓存一致性 HiFi 5s SMP 解决方案，让客户能够高效扩展音频产品，同时实现更高的资源利用率并加速产品上市。”

依托 Xtensa 平台业界领先的指令集可扩展性，客户可以增强 HiFi 5s ISA 以优化自己的应用。Xtensa SDK 包含 SystemC 模型，用于加速软件开发进程。Cadence 及其强大的合作伙伴生态系统（涵盖 200 多家合作伙伴）提供众多 HiFi 优化软件包和音频/声音/语音编解码器，帮助客户迅速为每个产品 SKU 提供正确的功能集。

产品供应

缓存一致性 HiFi 5s SMP 已被早期客户采用，现正式上市。客户可通过 SDK 提供的多核示例快速上手。

来源：Cadence楷登

Cadence携手三星晶圆代工厂加速面向 AI 数据中心、汽车及互联应用的系统级芯片设计

深化合作范围，签订全新多年期 IP 协议，并将基于最新 SF2P 工艺节点联合开发 AI 驱动的先进设计流程中国上海，2025 年 7月 8日—楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布扩大与三星晶圆代工厂的合作，包括签署一项新的多年期 IP 协议，在三星晶圆代工厂的 SF4X、SF5A 和 SF2P 先进节点中扩展 Cadence®存储器与接口 IP 解决方案的应用范围。为深化持续的技术合作，双方将利用 Cadence AI 驱动的设计解决方案，结合三星先进的 SF4X、SF4U 和 SF2P 工艺节点，为 AI 数据中心、汽车（包括高级驾驶辅助系统，ADAS）以及新一代 RF 连接应用提供高性能、低功耗的解决方案。Cadence AI 驱动的设计解决方案以及全面的 IP 与硅解决方案组合，可显著提升设计人员的生产力，并加快基于三星晶圆代工厂先进工艺的尖端系统级芯片、小芯片（chiplet）及 3D-IC 产品上市时间（TTM）。 “我们支持三星晶圆代工厂工艺节点上的各种 IP、子系统和小芯片（chiplet），最新签订的多年期 IP 协议进一步巩固了双方持续的合作关系，”Cadence 高级副总裁兼芯片解决方案事业部总经理 Boyd Phelps 表示，“通过将 Cadence AI 驱动的设计与硅解决方案同三星的先进工艺相结合，我们正在为双方的共同客户提供打造创新产品所需的前沿技术，助力其产品更快上市。” 三星电子副总裁兼代工设计技术团队负责人 Hyung-Ock Kim 补充道：“Cadence 从 RTL 到 GDS 的全套数字工具现已通过三星最新的 SF2P 工艺节点认证，支持 Hyper Cell 和 LLE 2.0 等先进技术。Cadence 还将与三星密切合作，利用 GPU 加速来支持模拟迁移、提升电源完整性，并改进 3D-IC 的热分析和翘曲分析。此外，Cadence 与三星晶圆代工厂签署的多年期协议将进一步扩展存储器和接口 IP 解决方案，巩固我们双方的合作伙伴关系。” 扩充 IP 协议Cadence 与三星晶圆代工厂新签署了一项多年期协议，旨在为人工智能、高性能计算（HPC）和汽车应用提供先进的存储器与接口 IP 解决方案。扩展后的 SF4X IP 产品组合包含 LPDDR6/5x-14.4G、GDDR7-36G、DDR5-9600、PCI Express®（PCIe®）6.0/5.0/CXL 3.2、Universal Chiplet Interconnect Express™（UCIe™）-SP 32G 以及 10G 多协议 PHY（支持 USB3.x、DP-TX、PCIe 3.0 和 SGMII），配套的控制器 IP 可提供完整的子系统硅解决方案。专为汽车应用定制的 LPDDR5X-8533 PHY IP进一步完善了 SF5A IP 平台解决方案，而新增的 32G PCIe 5.0 PHY 补充了现有的 SF2P 产品，旨在满足领先 AI/HPC 客户的需求。数字全流程认证与先进数字技术开发基于广泛的设计与技术协同优化（DTCO）项目，Cadence 数字全流程已通过最新的三星 SF2P 工艺节点认证，包括三星 Hyper Cell 方法学。此外，Cadence 还实现了对三星Local Layout Effect（LLE）时序精度的支持。双方还就下一代工艺节点的 DTCO 项目展开合作。Cadence Pegasus™ Verification System 已通过三星 SF2P 及其他三星节点的认证。Cadence 物理验证流程经过优化，依靠大规模可扩展性帮助双方的共同客户实现签核精度与运行时间目标，从而加速产品上市。模拟设计迁移Cadence 与三星晶圆代工厂成功实现了基于模拟单元的 4 纳米 IP 向先进 2 纳米工艺节点的自动化迁移，在保持功能与设计意图的同时实现更快的周转时间。此次迁移凸显了技术扩展与 IP 复用在节省时间与开发成本方面的重要性，并为未来跨不同工艺节点迁移模拟单元及其他 IP 奠定了基础。射频芯片/封装协同设计参考流程合作Cadence 与三星晶圆代工厂还基于三星 14 纳米 FinFET 工艺，成功展示了面向下一代毫米波应用的前端模块（FEM) /天线封装（AiP）协同设计完整流程。从初始系统级预算规划，到 RFIC/封装协同设计、分析及版图后验证在内的芯片/模块开发各个阶段的设计数据管理流程得到简化，加快了设计周转时间。3D-IC 电源完整性Cadence 与三星合作开发了覆盖全流程的 3D-IC 电源完整性分析方法，涵盖从早期探索到最终签核的完整流程，采用了先进的 Cadence EDA 工具，包括 Voltus™ InsightAI、Innovus™ Implementation System 以及 Integrity™ 3D-IC Platform。针对采用三星 SF2 工艺节点的高速 CPU 芯片，Voltus InsightAI 实现了 80%-90% 的 IR 压降违例修复，同时对时序和功耗几乎没有影响，充分展示了其平衡电源完整性与性能需求的能力。来源：Cadence楷登