DDS杂散分析及原理
1. DDS基本原理回顾
DDS的核心思想是利用数字技术直接合成所需频率的正弦波。其典型结构由以下关键模块构成：
相位累加器： 在每个系统时钟周期，将频率调谐字（Frequency Tuning Word, FTW）累加到相位寄存器中。该寄存器的输出代表了当前合成信号的线性递增相位值（通常取高位）。
相位幅度转换器（正弦查找表 - SINE LUT）： 将相位累加器输出的相位值（通常是高位部分）作为地址，查找预先存储的正弦波幅度样本。
数模转换器（DAC）： 将数字幅度样本转换为连续的模拟电压信号输出。
理想情况下，DDS输出应为单一频率（f_out = (FTW / 2^N) * f_clk，其中N为相位累加器位数）的正弦波。然而，实际实现中的非理想因素会导致输出频谱中出现非期望的杂散信号。
2. DDS杂散来源分析
要想分析DDS的杂散，首先要理清DDS是什么，从本质上看，DDS是对主频的分频，将主频分成2^N,这个过程相当于ADC的采样，采样要符合奈奎斯特定理，所以DDS输出的频率不高于主频的一半，一般最多为40%。理解了DDS的本质，就可以去理解杂散的来源了，输出频谱中的杂散主要由以下因素引起：
2.1 参考时钟噪声与杂散（REF CLOCK SPURS/NOISE）
参考时钟（f_clk）本身的相位噪声和杂散会直接调制到DDS的输出频率上，在输出频谱中产生相同偏移量的杂散或抬升底噪。
DDS的输出相位噪声与频率调谐字的大小成正比关系。输出频率越低（即FTW越小），输出相位噪声越接近参考时钟相位噪声（噪声基底）；输出频率越高（FTW越大），输出相位噪声恶化越明显（L(f_out) ≈ L(f_clk) + 20 log10(FTW / 2^N)）。
若DDS参考时钟由锁相环（PLL）倍频产生，则PLL会将其输入参考的噪声和杂散放大 20log10(P) 倍（P为倍频系数）。
2.2 相位截断杂散（PHASE TRUNCATION SPURS）
由于相位累加器位数（如32位、48位）远高于实际用于寻址正弦查找表的位数（如12-16位），必须对相位值进行低位截断。这种相位信息的量化丢失导致周期性相位误差，产生离散的杂散谱线。
相位截断杂散的频率间隔（或位置）由调频码（FTW）、截断位数（B）和系统时钟频率（f_clk）共同决定，通常不位于谐波位置。
2.3 相位幅度转换杂散（PHASE-to-AMPLITUDE CONVERSION SPURS）
正弦查找表（SINE LUT）的有限存储深度导致幅度量化误差，以及存储值的非理想性（如截断或舍入误差、存储非线性）会引入非线性失真。这种失真表现为附加的杂散分量。
通常，由理想幅度量化（假设使用足够位宽的DAC）引入的噪声基底约为 -6.02N - 1.76 dBc（N为DAC位数），而SINE LUT的非理想性产生的杂散通常低于此量化噪声基底约10dB或更多。因此，在独立DDS系统中，它可能不是主导性杂散源。但需特别注意： 当DDS用作PLL的参考源时，如果此杂散落在PLL环路带宽内，将被PLL显著放大（20log10(P)倍），从而变得非常显著。
2.4 DAC非线性引入的杂散（DAC NONLINEARITY SPURS）
这是DDS输出杂散的最主要来源之一。DAC的积分非线性（INL）和微分非线性（DNL）误差、开关毛刺（Glitch）、建立时间不足、动态性能限制等非理想特性，会导致输出信号产生谐波失真和互调失真。
谐波失真能量主要分布在输出频率的低次谐波处（如2次、3次谐波）。DAC的微分非线性是产生非谐波相关杂散（如毛刺能量）的重要原因。
关键对策： 选择高性能、高线性的DAC至关重要。同时，通过精心选择参考时钟频率 (f_clk) 和设定输出频率 (f_out)，可以利用DAC输出的“混叠”特性（DDS输出本质上是采样数据系统），将主要的谐波失真能量转移到奈奎斯特带宽（f_clk / 2）之外，然后通过重构滤波器滤除，从而显著降低输出带内杂散水平。
2.5 内部数字开关噪声耦合（DIGITAL SWITCHING SPURS）
DDS芯片内部高速工作的数字电路（尤其是相位累加器和地址总线）会产生大量的开关瞬态电流。这些电流在电源/地路径的阻抗和PCB走线电感上产生压降，并通过容性或感性耦合路径串扰到敏感的模拟输出（尤其是DAC的基准电压、输出放大器或直接耦合到输出走线），在输出频谱上表现为杂散尖峰（通常分布在特定频率如 f_clk, f_clk/2, f_clk/4 等及其边带附近）。
2.6 PCB布局布线不当引入的杂散
地平面设计： 不合理的模拟地和数字地分割（如形成“壕沟”）、接地不良（高阻抗接地路径）、地回路等，会加剧数字开关噪声向模拟部分的耦合。
电源： 电源去耦不足、电源层设计不良会导致噪声通过电源路径耦合。
信号布线： DAC输出走线过长、未按差分走线规则处理（若为差分输出）、靠近高速数字信号线、参考电压/基准源走线未妥善保护等，都会拾取噪声，导致输出相位噪声性能劣化和杂散产生。
连接方式： 差分输出的DAC未正确使用差分传输和接收（如错误单端接入），会损失共模抑制比，引入额外噪声和失真。
3. 降低DDS杂散的措施
针对上述杂散来源，可采取以下措施进行抑制和优化：
参考时钟： 选用低相位噪声、低杂散的晶体振荡器（OCXO、TCXO等）作为参考时钟源。必要时，在时钟路径加入带通或低通滤波器以滤除时钟源的带外噪声和谐波。
相位截断： 在满足系统速度和资源限制的前提下，尽量增大用于寻址SINE LUT的相位位数（B），或采用相位抖动（Dithering）技术将离散杂散能量分散为底噪。
相位幅度转换： 确保SINE LUT有足够的深度和精度。可采用压缩算法（如Sunderland, Hutchinson）或插值技术来减少存储量和提高精度。对于驱动PLL的应用，需格外关注落入PLL带宽内的杂散。
DAC选择与使用：
选择具有高无杂散动态范围（SFDR）、低谐波失真（THD）和良好动态性能的DAC。
精心规划 f_clk 和 f_out，利用DDS的混叠特性使主要谐波落在 f_clk/2 之外。
确保DAC的基准电压（Vref）极其纯净稳定（使用低噪声LDO、充分去耦、缓冲）。
严格按照数据手册要求进行外围电路设计（去耦电容、输出滤波器）。
抑制数字开关噪声：
电源： 采用多层板，设置独立的模拟/数字电源平面（若必要），使用磁珠/电感+电容构成的π型滤波器隔离数字和模拟电源。在每个芯片电源引脚就近放置高质量、小容值（如0.1μF, 0.01μF）陶瓷去耦电容到地平面。
地： 采用统一、完整、低阻抗的接地平面是最佳实践 。避免分割地平面，若必须分割，仅在电源入口点单点连接模拟地和数字地。确保所有接地路径（尤其是DAC和时钟芯片）尽可能短且直接连接到地平面上。
布局布线： 严格分离模拟和数字信号走线。DAC模拟输出走线应远离高速数字信号线（如时钟线、数据总线）。对差分输出信号进行严格的对称差分走线（长度匹配、等间距）。缩短关键模拟走线长度。对敏感模拟信号线（如Vref）进行包地保护（Guard Trace）。
屏蔽： 必要时，对DDS芯片或模拟输出部分进行屏蔽处理。
输出重构滤波器： 在DAC输出端设计并放置高性能的低通滤波器（通常为椭圆或切比雪夫滤波器）。该滤波器的主要作用是滤除采样带来的镜像频率（位于 n * f_clk ± f_out, n=1,2,3...）和利用混叠落在带外的高次谐波，同时平滑DAC输出的阶梯波形。滤波器设计至关重要，其截止频率、带内纹波、带外抑制和群时延特性需根据应用需求仔细权衡。
结论
DDS输出杂散的产生是固有原理限制（相位截断、幅度量化）与各类硬件实现非理想因素（参考时钟噪声、DAC非线性、数字噪声耦合、PCB设计缺陷）共同作用的结果。深入理解这些杂散的物理来源和数学机理（如噪声调制关系、傅里叶频谱特性）是进行有效抑制的前提。通过精心选择器件（低噪时钟、高线性DAC）、优化核心算法/配置（增加有效相位/幅度位数、合理设置频率）、实施严格的硬件设计（特别是低噪声PCB布局布线技术）以及设计合适的输出滤波器，可以显著降低DDS输出频谱中的杂散水平，从而提升整个信号链路的动态范围和信噪比，满足高性能系统的苛刻要求。
