高速电路的基础--时序设计

时序设计的目标就是实现对接收端输入数据的可靠采样；

1. 时钟频率 Clk

2. 时钟周期 Tcycle

3. TCO

输出数据相对时钟的延迟；数据发送端受制造工艺的影响，在发出时钟后，数据出现在器件引脚上需要一定的延迟，这段延迟就是TCO；

1. TSU(min)：接收端对输入信号建立时间的要求

2. TH(min)：接收端对输入信号保持时间的要求

3. L：信号走线长度

4. Tflight：信号在PCB上的传输延时，外层的单位延时为140ps/inch，内层为180ps/inch，根据信号走线长度L和单位延时可计算出Tflight

5. TSU(margin)：输入信号建立时间裕量

为实现可靠采样，TSU(margin)=TSU-TH(min)>0

1. TH(margin)：输入信号保持时间裕量

1. DDR时序设计需要注意的参数

1. 源同步系统

        

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