利用NVIDIA Grace Blackwell加速AI驱动的工程设计和科学应用

本文翻译转载于：Cadence blog作者：MBhatnagar Cadence 在 2024 Chiplet 峰会期间展示了用于芯片间互联的多个 IP。与会者与我们讨论了他们的小芯片和多芯片设计需求，并了解了 Cadence IP 如何支持他们以最佳 PPA 目标实现系统需求。Cadence UCIe™ IP 硅演示因其广泛的测试而引起轰动。 Cadence 在峰会期间推出了首款采用有机封装的 UCIe IP 芯片。这是业界首创，证明了在整个互连距离（短距离、中距离和长距离通道）上成功启动和数据传输，并以 16GT/s 的速度运行，且具有极宽的数据眼图。根据标准要求，所有互连距离都必须满足严格的 UCIe 要求。Cadence 是唯一一家在峰会上成功展示 5mm、15mm 和 25mm 长距离 UCIe 操作的 IP 提供商，以其全面的测量和报告树立了最高标准。首次流片即成功的芯片具有不同距离的芯片间连接功能，使 Cadence 的设计人员能够收集有价值的信息，并向这些解决方案的最终用户展示我们的 IP 质量。该设计证明了我们对广泛测试和分析的承诺，而所有三个通道链路的开放数据眼图证明了 Cadence 拥有设计满足并超越规范的高性能 IP 的能力。测试芯片由七个小芯片组成，每片小芯片拥有两个 UCIe PHY 模块。 其中 6 个小芯片分为三对，互连距离分别为 5mm、15mm 和 25mm。25mm 布线也有转弯，需要仔细的封装设计，以最大限度地减少反射和不连续性，并允许测量这些影响。第七个独立小芯片通过封装引脚进行访问，高速传输数据和时钟被传送到示波器以实时查看眼图。此类在示波器上测量芯片间互连的方法是 Cadence 团队的另一项创新。 现场演示 我们的 UCIe IP 首次硅片成功是个激动人心的消息，但并不令人意外，因为 Cadence 设计团队已在六年多的时间里积累了丰富的专业知识，设计了三代专有的 UltraLink 芯片到芯片互连解决方案。该解决方案经历了针对各种 PDK 节点和设计风格测试芯片的多次成功考验，现已与多个客户进行大批量生产。UCIe IP 设计利用这些经验和专业知识构建，可提供卓越的性能和 PPA 指标。 我们的演示在 Chiplet 峰会上吸引了众多关键合作伙伴和客户的关注，他们纷纷前来Cadence 展台了解 UCIe 产品并与我们的专家交谈。与会者对 Cadence 在测试芯片间互连 IP 方面制定的标准表示高度赞赏。 测量显示出优异的特性。各操作频率（16GT/s、12GT/s、8GT/s 和 4GT/s）下的眼图都很清晰，并且链路训练和启动顺利进行。该启动包括完整的链路训练和自校准，无需任何手动覆盖校准循环或“调整”，展示了完全有能力的自训练 PHY。Cadence 演示界面的直观布局使访问者能够轻松理解数据并促进有意义的讨论。 硅样品显示了物理 PHY，而 FPGA 原型演示则显示了控制器和逻辑 PHY。使用 256 位并行接口，它可以构建 16 位 UCIe 接口原型，允许用户在接口两侧构建堆栈，甚至在 UCIe SerDes 和封装互连完成之前也是如此。此项联合开发能帮助客户缩短上市时间，并允许用户在设计周期的早期优化其系统以与 UCIe IP 一起使用。在演示中，原型经历了重置、链路训练状态机（LTSM），之后是任务模式流量，并可选择注入和观察错误。 来源：Cadence楷登