创意电子采用数字设计实现系统在台积电16纳米FinFET Plus制程上完成首个量产产品设计

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Cadence和创意电子（GUC）宣布，创意电子在台积电16纳米FinFET Plus (16FF +)制程上采用Cadence® Encounter®数字设计实现系统完成首个高速运算ASIC的设计方案（tape-out）。创意电子结合16FF+制程的性能优势，並采用Cadence数字设计解决方案可以使ASIC的操作时序提升18%、且功耗减少28%，以及系统性能提升2倍。

创意电子Cadence Encounter数字设计实现方案解决了在16FF+上出现的设计挑战，包括增加的双重成像和FinFET设计规则检验（DRC）、时序和功耗变化以及处理量的要求。Encounter系统还具备以下优势：

· 正确的架构、完整的双重成像和涵盖平面规划、配置以及电子和物理签收的路径的FinFET流程

· 和Cadence的Litho物理分析仪、CMP预报器的无缝整合，组成可制造设计（design-for-Manufacturing, DFM）

· 采用大量并行处理的多线程GigaOpt和NanoRoute技术，有效处理增加的DRC规则和设计尺寸。

· 提升SoC性能和功耗的的GigaOpt先进芯片上变异（advanced on chip variation, AOCV）和线路驱动技术。

来源：Cadence楷登

ACT 电子芯片 Cadence

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首次发布时间：2025-09-24

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Cadence楷登

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