Cadence工具获台积电7纳米早期设计及10纳米芯片生产认证
内容提要：
· Cadence设计工具及流程设计套件（PDK）通过台积电最新DRM及SPICE认证，服务7纳米早期设计客户
· Cadence与台积电强强联合，10纳米工艺数字、定制和混合信号设计参考流程再添新功能
· Cadence设计工具通过台积电高性能参考设计认证，助客户减少迭代次数，提高产品可预测性
2016年3月22日，中国上海——楷登电子（美国Cadence 公司，NASDAQ:CDNS）今日宣布，用于10纳米 FinFET工艺的数字、定制／模拟和签核工具通过台积电（TSMC）V1.0设计参考手册（DRM）及SPICE认证。Cadence 和台积电为共有客户认证设计工具，开发最新流程设计套件（PDK），为基于最新版DRM 和SPICE 认证的模型提供早期设计（design start）支持；双方并将继续加强合作，进一步推动7纳米技术的发展。
Cadence® 定制／模拟和数字实现与签核工具已通过台积电的高性能参考设计认证，为客户提供创新解决方案，助其充分实现台积电7纳米和10纳米工艺高性能、低功耗和小面积的技术优势。通过认证的Cadence工具包括：
Innovus™ 设计实现系统：提升系统能力，缩短周转时间，全面支持台积电10纳米工艺的设计要求。包括具备色彩感知／管脚接入／变异感知时序收敛的布图规划、布局、和布线；以及时钟树和功耗优化。
Quantus™ 寄生参数提取解决方案：全面符合台积电10纳米建模特征的精度要求，具备多重曝光、多重着色及内置3D提取等功能。
Tempus™ 时序签核解决方案：包括集成、领先的时延及信号完整性效应计算工具，可进行符合台积电严格的精度标准可进行静态时序分析（STA），包括对低电压及超低电压运行环境。
Voltus™ IC电源完整性解决方案：单元级电源完整性工具，针对电迁移及电阻压降（EM/IR）的设计规则和要求提供全面支持；同时，该解决方案可确保全晶片系统级芯片（SoC）电源签核工具的精确度。
Voltus-Fi定制电源完整性解决方案：提供SPICE级高精度分析能力，全面支持EM/IR设计规则和要求，可实现晶体管级模拟电路模块、存储器及定制数字IP模块的功耗完整性分析与签核。
Virtuoso®定制IC先进节点平台：提供创新的设计实时签核（in-design tosignoff）流程，平台内集成签核认证（signoff-quality）的电气及物理设计检查工具，与 Cadence和台积电认证的签核平台高度关联。
Spectre®电路模拟平台：包括Spectre电路模拟器、Spectre加速并行模拟器（APS）及Spectre eXtensive快速SPICE仿真器（XPS），快速实现精确的电路仿真，并全面支持带自热效应和可靠性效应的先进工艺器件模型。
物理验证系统（PVS）：采用领先的技术与设计规则，全面支持设计规则检查（DRC）、版图与电路图比较（LVS）、先进金属填充、良率评估（yield-scoring）、电压相关性检查、图形匹配和设计实时签核（In-design signoff）。
Litho电气分析器：支持版图依赖效应感知（LDE-aware）后仿真、布线分析、约束检查匹配、LDE效应报告以及根据局部版图生成固定布局指导，加速10纳米模拟设计收敛。
除获得台积电10纳米工艺认证的工具外，Virtuoso Liberate™库例化分析解决方案和VirtuosoVariety™统计库例化分析解决方案也已通过验证。Virtuoso解决方案创建精确的Liberty模型库，包括时序、噪音和电源模型，充分满足Liberty 变种格式（LVF）模型的要求。Liberty 模型库可以为制程变异签核及超低功耗应用的电迁移模型提供支持。采用Virtuoso Liberate™库例化分析解决方案和Virtuoso Variety™ 统计特性分析解决方案的模型库已被广泛用于10纳米v1.0 STA工具认证。
此外，Cadence与台积电也完成了10纳米工艺定制／混合信号设计参考流程的验证。该流程可进一步提高设计效率，主要功能如下：
先进的仿真功能，包括变异分析，EM/IR分析和自热效应分析：助力设计师规划出完善的、可靠及高产的设计方案
色彩感知定制版图，包括快速成型，自动布线，电气及LDE感知设计：高度自动化的工具，可深入探索物理效应对电路性能的影响
用于电学感知设计的Virtuoso版图套件：针对色彩感知设计提供创新的设计实时迁移布线及寄生电阻／电容（RC）检查工具，助力设计团队开发电路性能更佳的产品，并进一步缩短上市时间
“获得认证后，我们的工具将助力系统与半导体企业进一步缩短先进节点设计的上市时间，更快速的应用于手机、平板电脑、应用处理器及高端服务器。”Cadence公司资深副总裁兼数字与签核事业部总经理Anirudh Devgan博士表示，“经由与台积电的深入合作，我们与客户就10纳米设计高效沟通，同时推动7纳米设计工艺的发展，助力采用尖端工艺节点的客户实现最大获益。”
台积电设计基础架构市场部高级总监李硕表示：“启动7纳米设计流程时，我们与Cadence密切合作，完成对一系列工具的认证，为客户提供数字、定制和混合信号设计参考流程，助其减少迭代，提升可预测性。这也标志着，台积电的10纳米技术设计支持已经成熟，将正式推向市场并量产发行”。
