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Cadence中国掌门人徐昀:半导体新时代寄语

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时光飞逝,我们已经跨入了2018年。


回首2017,这是一个科技爆炸年,物联网、无人驾驶、机器学习/深度学习、大数据、云计算都落地得到了广泛应用,“微小”的技术革新结合在一起,产生了巨大且惊人的影响力,颠覆了现在的市场,创造更多的应用机遇。


2017年,也是我们中国IC持续腾飞的一年,全行业销售额增长近30%,是中国IC设计业近年来增长最快的一年。这样的成绩离不开我们产业的“天时、地利、人和”。国家和产业的投资热度不减,产业链各个环节也都得到了布局与积累,人才培养越来越多,半导体产业人热情高涨!


2018年,我们将迎来Cadence公司成立三十周年。Cadence伴随中国IC产业成长,中国半导体发展趋势已经势无可挡,可以看到我们本土IC设计公司都在练内功,一步一个脚印的积累。中国潜在发展的最根源驱动力是巨大的市场和接下来最大发展的数据,这是区别于全世界其它任何一个国家最大的价值。Cadence迎合产业发展的大方向,将公司策略调整为“系统设计实现”驱动,瞬息万变的市场环境中,改善工具与设计流程的全新战略,帮助设计师进行系统全局的优化软件硬件,在各种创新应用和系统的驱动下,立于不败之地!


展望2018,天道酬勤,日新月异!要为我们半导体人的勤奋和创造力喝彩,让我们共同期待半导体产业飞腾发展!

以下文章为《电子工程专辑》对徐昀女士的媒体专访,作者:EETimes 李坚


Cadence中国掌门人徐昀: 在中国的系统时代如何应对机遇和挑战?

EDA工具指的是电子设计自动化(Electronic Design Automation),是用来辅助芯片设计的工具——在集成电路还不太复杂的阶段,靠人手工可以完成集成电路设计,但在超大规模集成电路时代,要完成上亿晶体管芯片的设计,完全靠手工的工作量异常巨大,这时候就必须采用EDA工具进行辅助设计。某种程度上,正是有了EDA工具,才有了超大规模集成电路设计的可能。

目前Synopsys、Cadence、Mentor三大国际巨头几乎垄断了大部分EDA工具市场。不过随着中国本土IC设计业的飞速发展,本土EDA工具厂商如华大九天、芯禾科技等企业也纷纷崛起。随着芯片系统集成度越来越高,设计越来越复杂,面对人工智能、智能驾驶等新兴应用的出现,老牌EDA公司Cadence将如何应对中国市场崛起的机遇以及挑战呢?


笔者针对此话题和近期的业内热点,特别专访了Cadence中国区总经理徐昀女士。徐昀女士是现任Cadence中国掌门人,掌管中国区销售、市场和客户支持工作。在今天正在举办的ICCAD年会上,还正式当选为了中国半导体协会设计分会的副秘书长,这样一位年轻女将,将为Cadence中国开拓怎样的格局?

落户南京,Cadence针对中国市场开启本土化布局

“90年代末期,Cadence中国全年营收只有几百万美元,在中国只有不到20人的销售支持团队,仅占Cadence全球销售的1%。到我2014年年底接手Cadence中国区业务的时候,大概占全球业务5%左右,我们现在接近10%。” Cadence中国区总经理徐昀对《电子工程专辑》记者表示,作为一家老牌的EDA公司,早在上世纪90年代,Cadence就已经进入中国市场,20多年来Cadence一直大力投入中国区的研发和销售,销售业绩也产生了巨大的增长。


对Cadence来说,销售业绩的成长首先得益于中国半导体产业的大发展,一方面是中国IC设计公司设计能力的迅速提升,另一方面是中国政府的政策和资金支持,此外中国IC设计人才的进步也非常大。“中国的人才非常优秀,比如我们在先进工艺节点以下表现非常卓越的数字设计工具Innovus,就是由中国的研发团队进行开发,能够提供更好的PPA(性能、功耗、效率)。现在这个产品已经得到中国市场的广泛认可。”徐昀表示。

除了大环境,Cadence自身也凭借良好的本地化服务以及快速支持获得了包括海思、展讯、华芯通等本土公司的信任和支持。比如,海思半导体的10nm工艺麒麟970移动应用处理器就采用了Cadence的Tensilica Vision P6 DSP,用于增强其图像及视觉处理能力,这款芯片也被用于华为最新推出的Mate10智能手机中。“最重要的是客户对我们的信赖,我们一直强调的是要做客户的合作伙伴,服务于客户,支持中国企业的发展与成功。”徐昀表示。据了解,在半导体及电子产业权威媒体EEtimes举办的 “年度IC设计成就奖”中,Cadence已经连续多年获得由工程师票选的“年度最受认可EDA工具供应商”奖项。

除了华为海思、展讯这样的国际一流客户,对于本土大量涌现的初创企业,Cadence也提供针对性的服务。对于这些初创企业来说,他们的优势在于系统支持能力较强,对于系统厂商的理解到位。但是对于具体的IC设计实现以及生产制造方面,却缺乏足够的经验,需要EDA公司提供设计流程和服务商的帮助。针对这一类企业,Cadence目前主要提供两种服务:一种是教育投入,目前Cadence基本上跟所有的第一批、第二批的示范性微电子学院都有合作,从大学开始就进行用户培养;另一种是针对在职的工程师提供培训,针对实际应用中的不同需求总结出可能会用到的工具、IP,同时提供一些咨询服务,这就需要在初期就与客户进行深入的沟通。

为了让研发和技术支持更进一步的贴近最终客户,解决未来可能出现的问题,Cadence还加大了本土化的投入力度。11月13日,Cadence与南京市浦口区人民政府正式签署战略合作备忘录以及投资协议,宣布在南京江北新区成立新本土化公司,据了解,中文名为“南京凯鼎电子技术有限公司”,英文名将在近期确定,总投资额将超过亿元人民币,未来5年员工人数将达到500人。

大系统时代,Cadence如何迎接机遇和挑战?

徐昀肯定了国产EDA公司的成绩,她表示目前很多本土EDA公司提供的一些点工具都非常好,不管是性能、效率以及客户支持方面都很不错。不过她也强调,EDA工具是一个漫长的研发和耕耘过程,需要常年的技术积累、不断的创新和连续的投入。更为重要的,是要与Foundry和其他合作伙伴共同搭建的生态系统,这不是一个短时间就能一蹴而就的工程。实际上,各大公司纷纷抢滩南京,无异看中了包括台积电、紫光集团等集成电路产业“巨无霸”项目都落户南京的产业集群优势。“我们并不是要跟国产EDA竞争,而是怎么能够互补,达到共赢。长远来看我们也可能成立一些合资公司,跟中国的本土企业来合作推动EDA产业的发展。” 徐昀表示。

徐昀认为,Cadence最大的优势是与系统公司保持了紧密的合作,在这个系统厂商引领芯片市场的“大系统”时代中,积累了丰富的经验。所谓大系统(System of Systems)概念,是由Cadence总裁兼CEO陈立武(Lip-Bu Tan)先生在2014-2015年提出的。从整个产业进入到物联网时代,系统公司不仅需要提供硬件,还需要提供软件以及大数据服务,开始拥有越来越大的话语权。在以往,在很多公司系统和芯片设计基本是完全独立的两个部门。随着芯片、封装和电路板复杂性的不断增加,独立设计变得不再可行。系统和芯片的边界越来越模糊,在芯片设计之初,就必须考虑到芯片和系统其他部分的相互影响。这也是为什么众多系统公司选择自主开发自定制的芯片,而非从半导体公司购买芯片的主要原因。如果与竞争对手使用相同的芯片,将丧失市场中的竞争优势。比如小米就自己做硬件,阿里巴巴则围绕IOT战略投资了很多IC设计公司。



“为什么海思能做这么好?是因为华为有系统支持,他能够很早就看到系统的发展方向,提早布局。所以我们不光是要跟IC设计公司合作,我们也要跟系统、互联网公司、应用公司一起合作。”徐昀表示,应对这一趋势,Cadence推出了针对系统设计和验证的解决方案, 同时提出了System design enablement(SDE)战略。如果说大系统是一个概念的话,SDE则是具体的战略和布局。SDE战略涵盖移动、云服务/数据中心、汽车、航天/国防、医疗和IOT和智能化应用。未来系统公司将采用SDE战略来设计从系统、芯片、软件、封装等一系列产品,Cadence是目前业内唯一一家能提供全套的IC设计解决方案的公司。徐昀表示,除了针对芯片级系统研发的产品之外,Cadence还提供针对系统级部件的设计、整合、分析和验证方案,包括封装、电路板、软件和系统级IP。“我们积极探索如何将这些方案与系统机械和功耗要求相结合,并拓展相应的合作关系和生态系统。”徐昀表示,随着系统功能越来越复杂,如果客户选择不同的厂商的产品,会给软硬件和系统协同带来很大的问题,因此生态系统就变得格外重要。

EDA工具进入人工智能时代,IC设计工程师会失业吗?



好在Cadence的IP产品线足够丰富,可提供Tensilica DSP IP、接口设计IP、DDR存储器IP、模拟IP及其他外围总线IP。实际上,Cadence早已不能简单的被定义为一家单纯的EDA工具公司,而是如ARM、CEVA一样拥有大量的IP和知识产权。“实际上我们的DSP在全球市场的份额很高,只是以前很少宣传。”徐昀表示,针对智能驾驶、人工智能等新兴应用,Cadence一直投入大量研发并推出众多IP满足客户需求。在2017年5月份,Cadence推出了业界首款独立完整的神经网络DSP - Cadence Tensilica Vision C5 DSP。主要面向对神经网络计算能力有极高要求的视觉设备、雷达/光学雷达和融合传感器等应用量身优化。针对车载、监控安防、无人机和移动/可穿戴设备应用,Vision C5 DSP 1TMAC/s 的计算能力完全能够胜任所有神经网络的计算任务,并且计算精确,拥有多核心设计架构,支持多TMAC嵌入式解决方案。徐昀认为,未来人工智能和智能驾驶的市场重心将在中国,Cadence除了从系统设计角度提供满足需求的工具和IP外,也致力于通过丰富的EDA人工具和流程文件帮助客户满足汽车行业的安规需求。据介绍,Cadence刚刚获得TÜV SÜD颁发的业界首例 “量身定做 – 工具可信度水平1级(TCL1)”认证,助力汽车半导体制造商、OEM和零部件供应商满足更加严格的ISO 26262汽车安全标准。ISO 26262汽车安全标准是一个专门针对汽车电子的零部件标准,“目前EDA行业好像只有我们过了这个标准。因为我们已经在欧洲、北美服务了业界领先的客户,因此我们会把这些经验带给中国客户。”

在工具方面,Cadence一直在研究如何将人工智能、机器学习应用到模拟、数字、验证产品线中。徐昀认为,芯片设计有很多经验的积累和很多重复劳动,都可以通过神经网络的算法和机器学习来得到改善,这可能是未来芯片设计的一个大方向。“人工智能需要数据来喂养,我们现在遇到的挑战是怎么拿到数据,这需要与客户和整个行业一起来探讨推动。”徐昀表示,EDA工具本身替代了工程师依靠手工完成集成电路的设计、布线等工作。未来在做芯片或系统的仿真时,机器也会通过慢慢学习达到系统优化,直至有很少的人工干预。在推进过程中,Cadence将为用户提供相应接口,也可以接入到第三方的接口。“目前有一个全新的硬件和软件类别推动着机器/深度学习的发展。我们花了很多时间去了解机器视觉/深度学习领域的创业公司,了解他们正在做什么,而且他们需要我们的许多EDA工具来助其完成项目。同时我们公司内部也在使用人工智能和深度学习,我们将其应用于我们自己的工具,根据过往的经验使其变得更快更精确。”

那么,人工智能在EDA工具中的普及是否会使得IC设计工作傻瓜化?未来IC设计工程师会就此失业吗?徐昀表示,随着系统复杂性越来越高,工程师的精力和智慧不见得能很快地处理一些棘手的问题。利用过去一些比较好的模块来帮助解决未来可能遇到的问题?人工智能是一把双刃剑。未来人工智能的发展会不会威胁到工程师的工作,就需要考虑为什么客户需要工程师,而不是人工智能。工程师能够为客户提供哪些不一样的东西?这个关键在于要把握好自己的定位,对于工程师来说,要增加核心竞争力,在于策略上,对于整个芯片的规划、对设计/验证的全局观非常重要,毕竟艺术创作是不可替代的。”徐昀表示。

后记


在接手Cadence中国区两年的时间中,徐昀一直负责管理中国区的销售、市场和客户支持工作。


“相对来说我们的团队非常新,这两年间引进来的都是非常年轻、技术背景非常强的销售。”在此前讨论行业和市场的时候,徐昀一直谨慎,但在谈到自己的团队时,她却显得颇为自豪。“我们一直强调两点企业文化建设:一个是执行力,另一个是保持学习和谦逊的态度。这是为什么我们的团队能够获得客户的认可。”


尽管团队中以男性为主,但与格力董明珠这样性格强势的女企业家不同,徐昀在采访中没有让人感到一丝的咄咄逼人,反而让人感觉到温婉、如沐春风。“其实很多人都会有刻板印象,对于我们这个行业来说,男性还是女性管理者没有什么不同。解决问题只有方式的差别,并不是温柔或者强硬就可以让事情得到解决。关键是大家能够设立一个共同的目标,对于团队在于如何鼓励,让他们能够更上一层台阶,这是我一直以来在努力做的。”徐昀表示,在半导体行业工作超过20年,非常幸运的是遇到的几任老板都是非常出色的企业家和管理者。“我的老板都是对自己非常有要求的人,这也是我的对整个团队的要求,要不断的完善自己,要稍微有强迫症和完美主义。”徐昀认为,只有每个人都把自己推动到极致,才能够在把客户服务好的同时,实现自我的完善。

来源:Cadence楷登
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首次发布时间:2025-09-25
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研发分享:数字后端设计论文 | 基于时序的电压降ECO流程

第一作者 | Yangyang Xia共同作者 | Hong Yin, Miao Liu, Qianyi Zhang上海楷登电子科技有限公司201204 上海市浦东新区芳甸路1155号5楼目的伴随着超大规模集成电路进入纳米级别,电压降(IR-Drop)成为制约高性能和高可靠性电路的重要因素。因为金属互连线的寄生电阻电容的存在和电源供应不平均,芯片内将会存在电压降,该压降会引起电路时序的延缓,从而导致延时违例和信号完整性问题。因此,在电路设计中需要进行电压降分析,并且修复电压降违例。通过一些客户的反馈,在先进工艺下,尤其是7nm/12nm的良率分析,因为电压降违例导致的良率问题非常严重。Cadence作为业内唯一一家有着业内领先的实现工具(Innovus),时序收敛验收工具(Tempus)和功耗收敛验收工具(Voltus)的EDA供应商,急客户所急,推出本套成熟的基于时序的电压降ECO流程。电压降分析主要用来验证整颗芯片的供电是否正常。一般情况下,电压降分析有两种方式,静态电压降分析和动态电压降分析。静态电压降分析基于功耗分析把器件模拟成一个恒流源并提取电源地网络的电阻进行分析。静态电压降分析主要跟电源网络的结构以及电源线的连接相关。对于动态电压降,主要是由于电路正常工作时电流波动或者当大量晶体管和组合逻辑电路同时跳变时,芯片会产生很大的瞬时电流,这个电流会引发大的电压降。为了提升芯片的性能和可靠性,设计工程师很有必要在设计过程中进行电压降的分析。本手册将会提供一种基于时序的电压降ECO的流程,用以辅助设计工程师进行电压降违例的分析与修复,并且最大限度保证setup时序不受影响,和引入最小限度的DRC修复。应用人员该手册为数字电路设计工程师尤其是先进工艺数字工程师必备,辅助设计工程师在Innovus/Tempus/Voltus中进行电压降的分析与违例修复。综述该手册介绍了一种基于静态电压降分析的电压降ECO的流程,主要在postroute阶段使用Tempus进行ECO。电压降分析和ECO的引擎已经集成到Tempus当中。设计工程师可以通过该流程获得符合电路设计标准的电压降分析和违例修复,并且不增加芯片的时序违例。相应的Innovus和Tempus的命令也包括在该手册当中。本流程用到的工具包含有Innovus, Tempus 和 Voltus。手册主要使用Legacy格式的命令。 基于时序的电压降分析流程基于时序的电压降分析流程主要是使用了Tempus中集成的Voltus功耗分析和电压降分析引擎。静态电压降主要是基于平均功耗进行分析的。因此,在进行静态电压降分析之前需要完成平均功耗分析。下面的图主要介绍了该静态电压降分析和违例ECO流程。 下面的步骤详细描述了基于时序的电压降ECO的流程:导入设计:将Innovus的postroute DB直接导入Tempus。导入SPEF:将SPEF文件读入Tempus。产生电源网格视图(PGV,power grid view ):PGV的产生需要包括标准单元,电源开关器件,Macro/IP,filler和decap单元等。PGV是器件或者电路模块的电学和物理上一种对应表达方式,主要是根据电网络分布,提取电源网格的电学参数,包括电源网络分析的RC,电流,电容负载和物理位置等。功耗分析:功耗分析主要是为静态电压降分析提供相应的电流数据。电压降分析:电压降分析主要基于是PGV和功耗分析进行电压降的分析。电压降debug:电压降debug用来发现芯片中存在的电压降违例。ECO-opt-design:电压降debug用来发现电压降违例的实例。ECO-opt-design主要是对这些电压降违例的实例进行修复。该修复过程会考虑到时序,最小限度的影响设计的时序。Innovus ECO:电压降违例修复结束后,Tempus会产生命名为eco_innovus.tcl 的tcl脚本。设计工程师需要在Innovus中执行该tcl脚本,工具会在tcl脚本的引导下对相应的违例器件进行替换。替换结束后,需要进行ECO绕线,用来修复在实例替换过程触及的绕线。1. 开启Tempus# 以timing signoff solution ECO的模式开启Tempustempus -tso# 开启tpsECOFeatureIRDropFix功能用来修复电压降违例setBetaFeature tpsECOFeatureIRDropFix 12. 导入设计文件# 直接导入Innovus postroute DB 进入Tempusread_design -physical_data xxx.enc.dat xxx3. 导入SPEF文件# 导入SPEF 文件进入Tempusread_spef -rc_corner xxx xxx.spef4. 产生PGVPGV是器件或者电路模块的电学和物理上一种对应的表达方式,根据电源网络分布提取电源网格的电学参数,包含了电压降分析和功耗分析所需要的信息。PGV包括三种形式:Techonly,IR,EM。Techonly仅用于早期电压降分析,IR和EM可用于整个设计阶段和签核。在电压降分析中,要对标准单元和Macro/IP/IO进行PGV的建模,具体所需输入文件如下面的表格所示。 以Tech only类型的抽取作为实例来描述PGV的产生。# 在产生PGV之前,设计工程师需要定义产生view的模式。首先需要定义产生cell的类型,包括Tech only, Standards cells, 和Macros and I/Os,然后定义芯片的供电电源端和接地端。同时,设计工程师需要列出设计中用到的decap器件和filler器件。如果设计中存在电源开关器件,设计工程师还需要定义电源开关器件的相对应参数,例如电源开关器件的名称,供电的电源端(supply),可开启关断的电源端(switched)以ohms为单位的开启电阻(Ron),以毫安为单位的饱和电流(Idst)和泄漏电流(Ileak)。set_pg_libaray_mode -celltype techonly \-power_pins {VDD voltage} \ -groud_pins {VSS} \ -decap_cells *CAP* \-filler_cells FILL* \-powergate_parameters \{{ cell supply switched RonIdstIleak}} \ -extraction_tech_file ***/QrcTechFile # 设定好相应抽取PGV的模式之后,设计工程师可以通过下面的命令产生PGV。工具将会生成dir.PGlib_techonly.cl 的文件夹。generate_pg_library -output ./ -libray_prefix dir.PGlib注意: PGV只需要在第一次跑这个流程的时候产生一次。如果设计使用的器件单元类型没有发生改变,工程师在之后的流程中可以直接使用第一次产生的PGV。如果设计工程师需要产生其他类型的PGV,例如IR/EM ,那么就需要准备更多的输入文件。下面是Standards cells的产生IR/EM PGV的命令。set_pg_libaray_mode -celltype stdcells \ -power_pins {VDD voltage} \ -groud_pins {VSS} \ -decap_cells *CAP* \ -filler_cells FILL* \ -powergate_parameters \ {{ cell supply switched Ron Idst Ileak}} \ -extraction_tech_file ***/QrcTechFile \ -spice_models *** \ -spice_corners ** \ -spice_subckts *** \ -current_distribution propagation 5. 功耗分析# 在进行功耗分析之前,设计工程师首先需要定义功耗分析数据的输出路径和文件夹,然后设定相应的功耗分析模式。write_static_currents需要被设置成true用来产生 绕线的电流数据。create_binary_db设置成true,定义binary_db_name ,用来保存二进制DB。设定分析方式为静态用来执行静态的功耗分析。ignore_control_signals 设置成true。honor_nehative_energy设置成 true用来保存.lib中内部功耗表格中的negative internal energy numbers.set_power_output_dir staticPowerResultsset_power_a nalysis_mode -method static \-write_static_currents true \ -binary_db_name dynPower.db \ -create_binary_db true \ -ignore_control_signals true \ -honor_negative_energy true \ -ana lysis_view *** # 设计工程师需要定义电路的switching activity ,如果有时钟门控,还需设置门控比例。 如果设计工程师有信号网络的翻转信息(TCF,toggle count format ) 文件, 可以直接读入TCF。set_default_switching_activity -input_activity 0.2-seq_activity 0.1 \ -clock_gates_output_ratio 0.5 read_activity_file -format tcf ***.tcf #定义功耗文件的格式. report_power -rail_an alysis_format VS \ -outfile static.rpts在功耗分析之后,工具将会产生很多.ptiavg文件,例如dybPower.db static_VDD.ptiavg 。这些 static_***_.ptiavg文件将会被用来进行电压降的分析。6. Rail分析6.1 设置rail分析的模式# 设计工程师需要定义rail 分析的模式定义rail分析的方式。该手册使用静态分析。定义分析的准确度模式 (xd或者hd)。导入PGV信息文件 ***.cl。设置enable_rlrp_a nalysis为false加快电压降分析,减少内存使用。定义分析的view和温度。set_rail_an alysis_mode -method static \-accuracy xd \ -power_grid_library {***.cl} \ -enable_rlrp_ana lysis false \ -verbosity true \ -a nalysis_view *** \ -temperature * 注意: 对于分析模式的精确度来说,工具有两种精确度模式:XD 和HD。 XD (accelerated definition) 被用来进行芯片设计流程中早期的电压降和电迁移分析。 HD (high definition) 用来进行设计流程最后电压降和电迁移的分析和验证。 XD 和HD 分别用在不同时期的电压降和电迁移的分析和验证,具体如下表所示。 6.2 创建和设置电源凸点(power pad)# 在进行rail分析之前,设计工程师需要创建和设置电源凸点。命令-auto_fetch将会选取设计中所有的电源点。设计工程师使用电源凸点的**.pp文件来进行rail分析,该文件包含了电源凸点的物理信息。create_power_pads -net VDD -auto_fetch -vsrc_file vdd.ppcreate_power_pads -net VSS -auto_fetch -vsrc_file vss.pp# 在设置电源凸点之前,工程师被推荐重置设计中原始的电源凸点。重置好电源凸点之后,需要指定电源凸点的形式和电压源信息的文件。工具包含五种格式的电源凸点形式 (defpin, pdcell, xy, boundary and xyiv) 。以xy为例,它表示电压源的位置是由x和y的坐标点进行标记。推荐客户使用XY坐标点的电源凸点文件。set_power_pads -resetset_power_pads -net VDD -format xy -file vdd.ppset_power_pads -net VSS -format xy -file vss.pp6.3 设定功耗数据# 设计工程师需要定义功耗数据的格式,然后将功耗数据导入Tempus。例如,使用-format current定义**.ptiavg文件是功耗分析产生的电流文件。同样,在设置功耗数据文件之前,推荐设计工程师将设计中原始的功耗数据重置。set_power_data -resetset_power_data –format current \ { staticPowerResults/static_VDD.ptiavg \ StaticPowerResults/static_VSS.ptiavg }6.4 设定pg信息# 在rail分析之前,需要对pg线进行设定。设计工程师需设定pg线的名称,供电电压值和pg线上承载的电压阈值。电压阈值用于后期生成电压降违例。定义force用来跳过对电源线有效性的检测。设计工程师同样被推荐先重置设计中原始的pg线信息,然后再去根据设计需求定义pg线的信息。set_pg_nets -resetset_pg_nets -net VDD -voltage 1.0 -threshold 0.9 -forceset_pg_net -net VSS -voltage 0.0 -threshold 0.05 -force6.5 设定rail分析域# rail分析之前,设计工程师需要设定用以进行rail分析的电源域。对于可以开启关断的电源域,工程师只需要设定一直处于开启状态的电源线。如果工程师只需要对某条电源线进行rail分析,那么则不需要定义分析的域。Set_rail_ana lysis_domain -name ALL -pwrnets { VDD } -gndnets VSS6.6 Rail分析# Rail分析是基于电源域或者电源线进行分析的,因此设计工程师需要定义rail分析的模式是基于电源域还是电源线。an alyze_rail -name ALL -results_directory ./staciRailResults -type domain all6.7 Rail 分析结果工具将会在用户定义的路径下面产生对应的分析结果,例如,ALL_0c_avg_1。Rail分析的结果将会被用来进行电压降debug。设计工程师可以在Reports的路径下面检查相应的报告,并且在以电源线命名的路径下面检查对应电源线的rail分析结果。在本手册中,以 VDD_CPU为例。设计工程师可以检查电压降分析的分布图,或者可以检查log文件来查看压降分析的范围和比例。下图所示的为电压降的分布图和log文件中显示的压降分布区间和比例。 注意:IR压降结果的显示有两种类型,线性结果和有限结果。就线性结果而言,工具会将从0到设定的电压值行平均分配,然后显示出每个电压范围内的实例占比。至于有限结果,该结果的显示和设计工程师的设定有关。在设定PG线信息时,工程师会定义每条电源线上的阈值,当线上的实际电压值高于或者定于设定的阈值时,工具便会将对应的实例标记为电压降违例。同时,工具会将高于或者低于阈值和设定的标准电压之间的范围进行平均分配,并且显示对应区间范围内的实例占比。7. 电压降debug在rail分析之后,需要进行电压降debug,用以识别芯片上不同区域的电压降违例,并且提供相应的违例信息供工具进行电压降违例的修复。# 电压降debug需要指定rail分析产生的结果目录,例如该手册中的ALL_0c_avg_1。如果用户需要基于电源域来进行电压降debug,需要设定相应电源域的名称。推荐设计工程师定义eco_report,用来产生包含电压降信息的的文件,该文件可以用来在Tempus中进行ECO修复电压降违例。设计工程师使用Nregion定义设计应当分为几个区域来进行分析,通过nworst_instance定义多少个违例应该被报告出来。debug_irdrop -state_directory./staticResults/ALL_0c_avg_1\-domain ALL \-output_directory pre-eco_latest \-nworst_instances *** \-eco_report \-nregion * 设计工程师可以在pre-eco_latest的目录下面检查debug报告,或者直接在log文件中查看相应的违例实例的具体数目。Log文件的结果显示具体如下图所示。 8. 电压降违例ECO电压降debug会识别出设计中的IR压降违例,设计工程师需要进行ECO对电压降违例进行修复。本手册的流程推荐工程师在Tempus中进行修复。# 设定ECO的优化模式retime为 path_slew_propagation,工具会根据路径实际slew值,基于 PBA? 重新计算路径的时序延时。set_eco_opt_mode -retime path_slew_propagation# 设计工程师通过设定 max_slack, max_paths和nworst分别来定义来定义ECO过程中允许的最大slack值,每个终点对应的最差路径的数目和 每个终点可以列举的路径数目。set_eco_opt_mode -max_slack * -max_paths * -nworst *# 设定allow_multiple_incremental 为true,允许工具可以进行多次的优化来进行电压降违例的修复。set_eco_opt_mode -allow_multiple_incremental true# 设定load _irdrop _db去加载电压降debug的结果。set_eco_opt_mode -load_irdrop_db ***#设定verbose为 true用来打印详细的电压降违例ECO的信息进入log文件。set_eco_opt_mode -verbose true# 设定 fix_max_tran and fix_max_cap 为false来阻碍工具修复DRV。这里,重要的是要设定fix_ir_drop为true,该命令将会开启Tempus的电压降违例ECO功能。set_eco_opt_mode -fix_max_tran false \-fix_max_cap false \-fix_ir_drop true # 设定setup_recovery 为true用来修复因为电压降违例修复引起的时序违例。set_eco_opt_mode -setup_recovery true#使用eco_opt_design开始进行ECO修复电压降的违例,设计工程师需要定义-drv用来触发ECO的功能。eco_opt_design -drv9. 在Innovus进行ECO在Tempus中通过eco_opt_design修复电压降违例之后,工具将会产生以eco_innovus.tcl命名的脚本文件,该脚本具体的内容由下图所示。 该eco_innovus.tcl脚本包含需要被ECO替换的实例信息,例如实例的位置,实例的单元名称,和单元的方位。下面的步骤介绍了在Innovus中进行ECO 的流程。需要注意的是,在完成ECO替换单元之后,设计工程师需要进行ECO绕线用以修复因为换单元而被触及的绕线。开启Innovus,导入postroute的DB。执行eco_innovus.tclecoRoute10. 验证电压降ECO之后的时序结果在Innovus中完成ECO之后,需要验证ECO之后的时序结果。设计工程师可以直接在Innovus中调用timeDesign的引擎去报时序结果,或者抽取SPEF文件,在Tempus中验证时序和电压降结果。总结该手册用来帮助设计工程师在postroute的阶段进行电压降违例ECO修复。工具将会通过对标准单元进行放大或者缩小,替换不同阈值电压的标准单元进行电压降违例的修复。该手册推荐的流程将会最小限度的扰乱设计原始的时序信息,并且修复电压降违例。通过应用该手册,设计工程师可以最小限度的触及设计时序去修复电压降违例。参考文献Innovus User Guide Product Version 17.10Innovus Text Command Reference Product Version 17.10Tempus User Guide Product Version 17.10Tempus Text Command Reference Product Version 17.10Voltus User Guide Product Version 17.10Voltus Text Command Reference Product Version 17.10来源:Cadence楷登

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