Cadence推出业界首款面向JEDEC开发的DDR5初版标准的接口IP原型设计_半导体_航空_汽车_电子_消费电子

Cadence推出业界首款面向JEDEC开发的DDR5初版标准的接口IP原型设计

采用TSMC 7nm工艺制造的测试芯片数据速率达到4400MT/sec

中国上海，2018年5月1日 – 楷登电子（美国Cadence公司，NASDAQ: CDNS）今日宣布，面向正在由电子元件工业联合会（JEDEC）制订的DDR5初版标准的首款接口IP芯片原型设计已经完成。Cadence测试芯片采用TSMC的7nm工艺，数据速率可达4400兆传输率每秒（MT/sec），较目前速度最快商用DDR4存储器的3200 MT/sec提高 37.5%。基于这项里程碑式的成就，高端服务器、存储和企业级应用的SOC供应商可以采用Cadence经过芯片验证的PHY及控制器IP开发DDR5存储器子系统。

如需了解更多内容，请参阅www.cadence.com/go/ddr5iptestchip。

“TSMC充分意识到下一代DRAM对企业和数据中心客户的重要意义，”TSMC设计基础设施市场部高级主管Suk Lee表示。“通过此次DDR5原型器件在我们业界领先的7nm工艺上的成功流片，Cadence证明了双方的紧密协作，我们深感荣耀。这一成就为未来在TSMC制造的服务器和存储芯片提供了一个更高带宽和更大容量的解决方案。”

“作为Cadence DDR PHY验证和协作项目的成员，Micron向Cadence提供了首款面向DDR5初版标准的Memory原型设计，” Micron计算及网络事业部数据中心主管Ryan Baxter表示。“我们非常看好Cadence DDR5 IP测试芯片，它可以与我们的DDR5原型存储器器件在4400 MT/sec数据速率下实现良好的互操作性。”

“Cadence不断推动新一代高速存储器的开发进程，助力并突破服务器，存储和企业级设备的发展。相较于DDR4，采用DDR5的系统带宽更高，且单比特传输的功耗更低，足以满足更大数据集的计算负载，”Cadence公司资深副总裁兼IP 事业部主管Babu Mandava表示。“Cadence的新一代DDR IP已经就绪，随时可供设计实现，我们将共同推进DDR5 SoC设计。”

Cadence已经做好即刻开始与客户接洽的准备，并正式启动将SoC设计与DDR5存储器界面即成的相关工作。

关于楷登电子 Cadence

Cadence 公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用Cadence的软件、硬件、IP和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence公司创新的“系统设计实现” （SDE）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。

来源：Cadence楷登

Cadence获TSMC 5nm与7nm+ FinFET工艺认证，促进移动与HPC设计创新

Cadence 数字签核与定制/模拟工具获得TS MC 5nm 与 7nm+ 工艺技术的最新 DRM 及 SPICE 认证5nm 设计项目中采用 Cadence 工具的早期客户范围已经覆盖从初始设计启动到批次生产的全周期；7nm+ 项目客户也已投入正式生产中国上海，2018年10月8日– 楷登电子（美国Cadence公司，NASDAQ：CDNS）今日宣布，将继续与TS MC合作，认证TS MC 5nm 和 7nm+ FinFET 制程技术设计解决方案在移动及高性能计算（HPC）设计领域的应用。作为合作内容之一，Cadence®数字，签核与定制/模拟工具获得TS MC 5nm和7nm+工艺最新DRM（设计规则手册）和SPICE认证，相关制程设计套件（PDK）现已开放下载。7nm+项目的客户已将Cadence设计实现、签核与定制/模拟工具用于生产；5nm项目的早期客户也正在推进多个设计项目。如需了解Cadence全流程数字与签核先进工艺节点解决方案的详细内容，请访问www.cadence.com/go/ts mc5and7nmdandsoip。如需了解Cadence定制/模拟高阶节点解决方案的详细内容，请访问www.cadence.com/go/ts mc5and7nmcandaoip。5nm与7nm+ 数字签核工具认证 Cadence拥有完整集成的数字设计实现与签核工具流程，并已经获得TS MC最新5nm和7nm+制程认证。获得7nm+工艺认证的Cadence全流程工具包括Innovus™ 设计实现系统、Quantus™ 寄生提取解决方案、Tempus™ 时序签核解决方案、Voltus™ IC电源完整性解决方案、Voltus-Fi定制电源完整性解决方案和物理验证系统（PVS）。获得5nm工艺认证的Cadence工具包括Innovus设计实现系统、Quantus提取解决方案、Tempus时序签核解决方案、VoltusIC电源完整性解决方案和Voltus-Fi定制电源完整性解决方案。专为TS MC 5nm与7nm+工艺优化的Cadence数字与签核工具可以为关键层和相关设计规则提供EUV支持，帮助客户在先进工艺节点达成功耗、性能和面积（PPA）目标。针对5nm与7nm+工艺的最新优化内容包括：使用Genus™ 综合解决方案实现通孔支柱感知综合和正馈引导，以及用于单元库元件电迁移（EM）控制和EM预算统计支持的插脚访问控制布线方法。 5nm与7nm+定制/模拟工具认证面向最新版TS MC 5nm与7nm+工艺的Cadence认证定制/模拟工具包括Spectre® 加速并行仿真器（APS）、Spectre 扩展分块仿真器（XPS）、Spectre RF Option与Spectre电路仿真器、以及Virtuoso® 定制IC设计平台，后者由Virtuoso电路图编辑器、Virtuoso版图套件、Virtuoso ADE产品套件和Virtuoso集成物理验证系统组成。针对7nm+工艺的认证工具还包括LDE电气分析工具。双方正在密切开展5nm工艺的合作。面向TS MC先进节点工艺，Cadence不断增强Virtuoso先进节点平台的设计方法与性能，帮助Virtuoso和Spectre工具的客户获得比传统非结构化设计方法更强大的物理设计生产力。 Virtuoso先进节点平台支持5nm和7nm+设计所需的各项功能，包括混合信号功能性验证、可靠性分析和加速定制布局与布线方法，帮助客户在提升生产力的同时满足功耗、多重曝光、密度和EM要求。此外，Cadence为5nm工艺增加了专属功能，包括端到端约束支持、dummy插入和高级MIMCAP支持。 5nm和7nm+库特性分析工具流程除了通过TS MC 5nm和7nm+工艺技术认证的工具，Liberate™ 库建模系列工具和Liberate Variety™ 统计库建模解决方案也获得TS MC认证，提供包括先进时序、噪声与功耗模型在内的精准Liberty库。上述创新解决方案创建Liberty变化格式（LVF）模型，使得在低压应用下能对工艺变化进行准确的签核，还能创建用于信号EM优化和签核的EM模型。“我们的5nm工艺已经相当成熟，一些早期客户已经开始设计相关项目；我们的7nm+ 技术也已被成熟客户广泛用于生产，”TS MC设计基础架构市场部高级总监Suk Lee表示。“与Cadence开展密切合作，我们向客户提供最新技术和Cadence的认证工具与流程，助其实现创新。”“我们将与TS MC继续开展密切合作，向共同客户提供面向先进节点设计的最新技术，推动5nm和7nm+ FinFET技术的发展，” Cadence公司资深副总裁兼数字签核事业部总经理Chin-Chi Teng表示。“我们不断优化数字签核与定制/模拟工具的研发流程，提高性能，帮助各领域客户在紧凑的时间内打造创新、可靠的终端产品。”关于楷登电子 CadenceCadence 公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence 公司创新的“系统设计实现” （SDE）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence 公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。来源：Cadence楷登