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Cadence推出全新智能JasperGold形式化验证平台

第三代形式化验证技术利用全新的带有机器学习智能的Smart Proof技术，将开箱即用的证明速度平均提高2倍，回归运行速度平均提高5倍。
新平台同时优化了RTL设计的编译能力，容量提高两倍，内存占用平均减少50%。

中国上海，2019年5月9日—楷登电子（美国Cadence公司，NASDAQ：CDNS）今日发布了第三代Cadence® JasperGold® 形式化验证平台，采用机器学习技术，提升了核心证明能力，旨在提高验证吞吐量，解决当今先进SoC设计容量和复杂性上的挑战。

Smart Proof 智能验证技术

全新JasperGold平台代表了形式验证技术最新发展阶段，包含不断进步的证明算法和算法混合证明的改善。这一全新平台集成了Smart Proof技术，提升JasperGold中所有应用的验证吞吐率。机器学习技术被用于选择算法并对其参数化配置，实现更高的一次性证明成功率。此外，机器学习也被用于对连续运行的回归测试的优化，无论是运行于本地或者云端。通过使用Smart Proof技术，证明速度可以提高4倍，回归运行速度可以提高6倍。

“在全新的智能JasperGold平台上，我们对我们所有设计案例进行了测试，开箱即用的证明性能提高了2倍，回归运行速度提高了5倍”，STMicroelectronics公司数字设计验证经理Mirella Negro Marcigaglia说道，“我们也看到没有收敛的Property数量减少了50%以上。综合分析，这些改进大幅提高了我们的验证效率。”

更大的设计规模

当今的SoC设计越来越大、越来越复杂，在进行形式化分析之前，工具的编译能力限制了的所能处理的设计的最大尺寸，并受限于计算资源。升级后的JasperGold平台提供了超过2倍的设计编译容量，与一年前的前代产品相比，编译期间平均内存占用减少50%。此外，工程师可以通过先进的并行编译技术，优化现有计算资源的使用，同时在云端运行证明，有效地增加所能处理的设计规模。

增强形式化Signoff

该平台全新的形式化覆盖技术使工程师可以完全在JasperGold平台内执行IP Signoff。这些新的形式化Signoff技术包括：改进的proof-core精度，利用deep bug hunting技术达到有意义的功能覆盖点，全新形式化覆盖率分析视图。上述特性实现了基于覆盖率的高质量的形式化Signoff，并支持多引擎芯片级验证收敛。

“第一代JasperGold平台在市场上率先推出了商业形式化验证和应用程序，第二代平台则集成了Cadence技术，与主流用户建立起形式化验证的执行流程”，Cadence公司系统和验证事业部 Fabric及形式化解决方案产品线副总裁Ziyad Hanna说，“Cadence第三代智能JasperGold平台显著提升了核心形式化技术，利用机器学习为客户带来切实的性能提升，可应用于更大规模的设计。”

作为Cadence验证套件的组成部分，JasperGold形式化验证平台在vManager™ Metric-Driven Signoff平台环境下提供完整的覆盖率，将JasperGold形式化验证结果与Xcelium™ 仿真和Palladium® 仿真结果指标结合，加快整体验证收敛的速度。该平台是Cadence系统设计实现战略的重要组成，助力系统和半导体公司高效创建完整、差异化的最终产品。Cadence验证套件由一流的JasperGold、Xcelium、Palladium和Protium™ 核心引擎、验证技术和解决方案组成，提高设计质量和吞吐量，满足各种应用程序和垂直产业的验证需求。

关于 Cadence

Cadence 公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence 公司创新的“系统设计实现” （SDE）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence 公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。

来源：Cadence楷登

推出面向芯片间互联UltraLink D2D PHY IP，实现高性能和经济有效封装应用

硅验证、高带宽、低延时助力Cadence将高性能计算IP产品组合扩展至AI/ML、5G、云计算和网络应用要点：已通过硅验证并已开始与客户洽谈相关合作支持基于有机基板的多芯片模块SoC40Gbps线速度可实现高达1Tbps / mm的单向带宽无需前向纠错（FEC）即可实现低于10-15误码率（BER）中国上海，2019年11月29日——楷登电子（美国Cadence公司，Nasdaq：CDNS）今日发布Cadence UltraLink D2D PHY IP，一款支持芯片间互联的高性能、低延时PHY产品，主要面向AI/ML、5G、云计算和网络应用等细分市场。该UltraLink D2D PHY IP是面向chiplet和系统级封装（SiP）应用的强大产品，助力SoC厂商交付更符合用户要求的定制方案，提高性能和产品良率，同时通过IP复用缩短开发周期，降低成本。如需了解更多信息，请访问: www.cadence.com/go/ultralink。UltraLink D2D PHY IP采用NRZ串行接口，可提供高达40Gbps线传输速度和高达1Tbps / mm的单向带宽。IP包含内置的纠偏和加扰/解扰逻辑，轻松实现系统集成。数据传输导线低至28条（1Tbps带宽），帮助客户实现轻松布线，进而降低封装成本；与之相比，其他解决方案所需导线数要多出至少30%。此外，一些现有低速芯片间方案要求硅中介层具有同等带宽，而UltraLink D2D PHY IP支持有机基板上的多芯片模块，具有显著的成本优势。该IP延迟极低，从接收器到发送器往返仅需5纳秒。它采用标准不归零制（NRZ）编码，无需前向纠错（FEC）即可实现低于10 -15的误码率（BER）。UltraLink D2D PHY IP已经通过先进的7nm FinFET工艺的硅验证。 “基于云的AI和ML对计算的需求愈发严苛，Cadence持续投入设计和接口IP，满足客户不断变化的需求，”Cadence公司IP事业部产品市场副总裁Rishi Chugh说道，“以最小的芯片面积和最低功耗实现数据传输的最大化是至关重要的。该UltraLink D2D PHY IP是Cadence 高性能计算（HPC） IP产品组合中的最新成员，也是实现高带宽、低功耗、低延时的一项关键新技术，它也拓展了Cadence在异构集成封装解决方案和设计领域的不断投入。”Cadence UltraLink D2D PHY IP丰富了Cadence高性能计算（HPC）IP产品组合，支持公司的智能系统设计（Intelligent System Design）战略，助力实现SoC的卓越设计。该产品现已面向全领域客户展开合作。关于CadenceCadence 公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence 公司创新的“智能系统设计” （Intelligent System Design）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算、数据中心、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence 公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。 © 2019 Cadence Design Systems, Inc. 版权所有。在全球范围保留所有权利。Cadence、Cadence 徽标和 www.cadence.com/go/trademarks中列出的其他 Cadence 标志均为 Cadence Design Systems, Inc. 的商标或注册商标。所有其他标识均为其各自所有者的资产。来源：Cadence楷登