Cadence推出Conformal Litmus解决方案——实现全芯片约束和CDC签核的最快路径_System

Cadence推出Conformal Litmus解决方案——实现全芯片约束和CDC签核的最快路径

新一代约束签核及CDC签核解决方案

可将周转时间加快10 倍，签核定时器精确度达到 100%

中国上海，2019年7月24日——楷登电子（美国Cadence公司，NASDAQ: CDNS）今日发布支持约束签核和跨时钟域（CDC）签核的新一代Cadence Conformal Litmus解决方案，不仅有助于缩短总体设计周期，还能提高复杂SoC设计的硅片质量。较上一代解决方案，Conformal Litmus可实现100% 签核定时器精度，且周转时间加快 10 倍。如需了解有关Cadence Conformal Litmus解决方案的更多信息，请点击左下角阅读原文.

全新Conformal Litmus为客户提供以下功能

业界首个签核静态定时器集成方案：

基于该集成，Conformal Litmus可以使用与TempusÔ 时序签核解决方案相同的解释器，对设计和约束进行精确建模，为客户提供100% 的寄存器传输级（RTL）签核精度。

CDC结构签核：

用于验证设计中从RTL早期到设计实现流程中的CDC结构正确性。智能分析和报告功能提供快速签核能力，帮助客户节省数周到数月的设计时间。

约束签核：

用于检查模块级别的约束正确性和完整性，以及允许用户在做SoC集成时执行子模块和顶层模块约束的一致性检查。Conformal Litmus智能分析可生成准确、清晰的报告，缩短调试时间，帮助用户快速获得具有签核-质量的约束。

多CPU并行：

可利用多核执行并行验证，将SoC设计周转时间加快10倍。

随着设计复杂性增加，加速SoC交付以满足紧凑项目工期的同时降低开发成本仍然是愈加困难的挑战，”Cadence公司高级副总裁兼数字与签核事业部总经理Chin-Chi Teng博士表示。“全新Cadence Conformal Litmus解决方案的创新功能可以帮助客户实现约束和CDC签核，按时实现可靠、高质量的设计流片。

Conformal Litmus解决方案是Cadence数字与签核全流程产品的组成部分，提供预测性更高且更快速的设计收敛路径。它同时支持Cadence 智能系统设计（Intelligent System Design™）战略，助力实现卓越的IP和SoC设计。

成功案例

- Hideyuki Okabe，Renesas Electronics公司数字设计技术部总监

“Cadence Conformal Litmus 解决方案支持多CPU并行处理，我们可以在10小时内完成 5000万实例级大型设计的完整运行。该解决方案为我们提供了所需的精度、速度和快速调试功能，帮助设计和实现团队以最少的约束质量迭代完成流片。”

- Vikram Kuralla， Invecas公司工程总监

“我们的目标是为客户提供经过硅验证的IP和稳定的设计方法，帮助ASIC设计师应对设计复杂性增加、成本更高和开发周期更短的挑战，助力实现硅片设计的一次性成功。我们开发的IP和ASIC具有极其复杂的CDC结构，包括握手同步器、总线同步器和FIFO。CDC签核通常都很麻烦，因为负责CDC验证的工程师对设计意图知之甚少；而Cadence Conformal Litmus可以通过综合分析，将其以非常直观的方式进行呈现，提供在RTL级理解CDC意图及时序约束检查所需的强大能力，帮助我们实现快速签核，显著缩短设计时间。”

- Susumu Abe， NSITEXE公司处理器开发事业部半导体IP 和研发部总经理

“我们为汽车、工业和其他应用开发、创建及授权高效、高质量的半导体IP。为了确保我们的IP得到充分验证并能提前交付，CDC签核是关键。对Cadence Conformal Litmus进行评估后，我们对其CDC能力印象深刻，尤其是它的智能分析和报告。Cadence Conformal Litmus可以帮助我们快速识别设计中缺失的、无效的和不正确的CDC同步方案，并凭借敏锐的诊断能力大幅加速CDC签核流程。”

关于Cadence

Cadence 公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence 公司创新的“智能系统设计” （Intelligent System Design）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算数据中心、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence 公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。

来源：Cadence楷登

Cadence 3D-IC先进封装集成流程通过三星7LPP工艺认证

Cadence全流程解决方案帮助用户规划、实现并分析基于多芯片与chiplet的先进IC封装中国上海，2019年10月25日——楷登电子（美国Cadence公司，NASDAQ：CDNS）宣布，完整的集成化的Cadence 3D-IC先进封装集成流程已通过三星工艺认证，用于三星7LPP工艺的 MDI（多芯片集成）封装流程。该参考流程由Cadence与三星Foundry紧密合作开发而成，将为双方的客户提供面向3D多芯片封装设计的完整规划、实现和分析解决方案。如需进一步了解支持三星工艺 MDI封装技术的Cadence工具，请访问www.cadence.com/go/3dicspr。在单一封装中使用多芯片堆叠正成为移动设备、物联网和数据中心等领域的重要设计趋势。由于该技术可以将采用最优工艺制作的各种功能芯片快速、高效地集成进系统级封装（SiP），其应用领域正逐渐扩展至AI和5G市场。Cadence 3D-IC先进封装集成流程为用户提供了完整的分析、实现和物理验证功能套件，提供独一无二的早期系统级探索分析和针对高复杂度设计的3D签核解决方案。Cadence流程进行了针对性优化，使客户能够充分利用三星工艺MDI封装技术的优势，更快、更灵活地将新产品推向市场。“虽然设计规模和复杂度各不相同，双方的客户均可从这一全新的MDI流程获益。Cadence高度灵活的先进3D封装工具套件，帮助客户在单一封装中集成多种专用芯片和chiplet，实现针对目标应用的优化设计。”三星Foundry设计技术团队副总裁Jung Yun Choi表示。“Cadence与三星合作，为客户提供了针对系统级和复杂互联的精确、全面分析技术，帮助客户节约成本，缩短研发时间。”Cadence数字电路设计实现和签核工具以及IC封装和PCB分析工具均面向三星MDI技术进行了优化，确保多种芯片的无缝集成，包括Innovus™设计实现系统、Quantus™提取解决方案、Tempus™时序签核解决方案、Voltus™ IC电源完整性解决方案、OrbitIO™ 互联设计工具、SiP布局工具、Sigrity™ XtractIM™技术、Sigrity XcitePI™技术、Sigrity SystemSI™技术和Sigrity PowerDC™技术。 “这是我们与三星Foundry持续合作的成果，我们将继续为客户开发创新解决方案，”Cadence公司数字与签核事业部产品管理副总裁KT Moore表示。“Cadence和三星Foundry共同开发的3D无缝集成流程将助力客户在统一的环境中完成多芯片设计，以远胜以往的速度将复杂产品推向市场。”Cadence 3D-IC封装流程可助力客户迅速实现设计收敛，是Cadence“智能系统设计”战略的重要组成，帮助客户实现最优的先进工艺节点片上系统（SoC）设计。关于CadenceCadence 公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence 公司创新的“智能系统设计” （Intelligent System Design）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算、数据中心、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence 公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。© 2019 Cadence Design Systems版权所有。在全球范围保留所有权利。Cadence，Cadence徽标和www.cadence.com/go/trademarks中列出的其他Cadence标志均为 Cadence Design Systems在美国和/或其他国家及地区的商标或注册商标。所有其他标识均为其各自所有者的资产。来源：Cadence楷登