Cadence与联电合作开发28纳米HPC+工艺模拟/混合信号流程工具认证_System_HPC_电源_电路_半导体

Cadence与联电合作开发28纳米HPC+工艺模拟/混合信号流程工具认证

此认证供客户利用整合及全面的AMS解决方案，加速于联电先进工艺28纳米的设计

联华电子宣布Cadence模拟/混合信号（AMS）芯片设计流程已获得联华电子28纳米HPC+工艺的认证。透过此认证，Cadence和联电的共同客户可以于28纳米HPC+工艺上利用全新的AMS解决方案，设计汽车、工业物联网（IoT）和人工智能（AI）芯片。此完整的AMS流程是基于联电的晶圆设计套件（FDK）所设计的，其中包括具有高度自动化的电路设计、布局、签核和验证流程的一个实际参考电路，让客户可在28纳米的HPC+工艺上实现更无缝的芯片设计。

Cadence AMS流程结合了经验证的定制化模拟/数字和验证平台，并支持更广泛的Cadence智能系统设计（Intelligent System Design）策略，加速SoC设计的卓越性。AMS流程具有整合标准单元数字化的功能，非常适合数字辅助模拟的设计，是客户使用28纳米HPC+工艺，开发汽车、工业物联网和AI应用的理想解决方案。

经过认证的完整AMS流程包括Virtuoso模拟设计环境（ADE），Virtuoso图形编辑器，Virtuoso布局套件，Virtuoso空间基础绕线器，Spectre®并行加速仿真器（APS），带有整合Xcelium®并行逻辑仿真引擎的Spectre AMS Designer，Voltus™-Fi定制化电源完整性解决方案，Innovus™设计系统，Quantus™寄生效应萃取解决方案和物理验证系统（PVS）。

该流程提供以下内容：

前端设计：提供控角、统计和可靠性仿真; 电路和元件检查，以及模拟和混合信号仿真和验证管理。
定制化布局设计：提供先进的电迁移和寄生感知环境，包括图形驱动布局和模组生成、线编辑器和引脚到主干的布线、符号置放、电子感知设计和压敏规则。
后布局的寄生模拟和电迁移及电位降（EM-IR）分析与整合签核：包括寄生元件参数撷取，电路布局规则检查(DRC)和电路布局验证（LVS）检查。
混合信号OpenAccess：在单个OpenAccess设计数据库上运行的Virtuoso和Innovus平台之间实现完全互动能力，使混合信号设计人员能够直接在Virtuoso环境内使用Innovus工具，且能无缝地执行数字区块的实作。

Cadence公司定制IC与PCB部门产品管理副总裁Wilbur Luo表示:“Cadence与联华电子合作，提供了经28HPC+技术认证的AMS整合设计流程，该技术基于Cadence业界领先的定制化模拟/数字和签核以及验证平台。此认证推动了SoC设计的卓越性，使得联电的客户得以利用最先进的功能工具组，进行电路设计、性能与可靠性验证、自动布局以及区块和芯片整合，使他们能够在汽车、工业物联网和AI应用芯片设计上更有十足的把握。”

联华电子量产就绪的28纳米HPC+工艺采用高介电系数／金属闸极堆叠技术，广泛支持各种元件选项，以提升弹性及符合效能需求，同时针对多样的产品系列，例如应用产品处理器、手机基带、Wi-Fi，数字电视/ 机上盒，毫米波等具备高介电系数／金属闸极堆叠及丰富的元件电压选项、内存单元组及降频／超频功能，有助于系统单芯片设计公司推出效能及电池寿命屡创新高的产品。

联华电子矽智财研发暨设计支援处林子惠处长同时表示:“透过与Cadence的合作，结合Cadence AMS流程和联电设计套件，开发了一个全面而独特的设计流程，为我们在28纳米HPC +工艺技术的芯片设计客户提供可靠与高效的流程。凭借此流程的功能优势，提供用户详细说明，以利客户透过联华电子的流程提升生产力，可更快地将下一代的创新产品推向市场。”

如需支持28纳米HPC +工艺技术的Cadence AMS流程的详细资讯，请点击阅读原文。

关于 Cadence

Cadence 公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence 公司创新的“智能系统设计” （Intelligent System Design）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算数据中心、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence 公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。

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来源：Cadence楷登

推出面向芯片间互联UltraLink D2D PHY IP，实现高性能和经济有效封装应用

硅验证、高带宽、低延时助力Cadence将高性能计算IP产品组合扩展至AI/ML、5G、云计算和网络应用要点：已通过硅验证并已开始与客户洽谈相关合作支持基于有机基板的多芯片模块SoC40Gbps线速度可实现高达1Tbps / mm的单向带宽无需前向纠错（FEC）即可实现低于10-15误码率（BER）中国上海，2019年11月29日——楷登电子（美国Cadence公司，Nasdaq：CDNS）今日发布Cadence UltraLink D2D PHY IP，一款支持芯片间互联的高性能、低延时PHY产品，主要面向AI/ML、5G、云计算和网络应用等细分市场。该UltraLink D2D PHY IP是面向chiplet和系统级封装（SiP）应用的强大产品，助力SoC厂商交付更符合用户要求的定制方案，提高性能和产品良率，同时通过IP复用缩短开发周期，降低成本。如需了解更多信息，请访问: www.cadence.com/go/ultralink。UltraLink D2D PHY IP采用NRZ串行接口，可提供高达40Gbps线传输速度和高达1Tbps / mm的单向带宽。IP包含内置的纠偏和加扰/解扰逻辑，轻松实现系统集成。数据传输导线低至28条（1Tbps带宽），帮助客户实现轻松布线，进而降低封装成本；与之相比，其他解决方案所需导线数要多出至少30%。此外，一些现有低速芯片间方案要求硅中介层具有同等带宽，而UltraLink D2D PHY IP支持有机基板上的多芯片模块，具有显著的成本优势。该IP延迟极低，从接收器到发送器往返仅需5纳秒。它采用标准不归零制（NRZ）编码，无需前向纠错（FEC）即可实现低于10 -15的误码率（BER）。UltraLink D2D PHY IP已经通过先进的7nm FinFET工艺的硅验证。 “基于云的AI和ML对计算的需求愈发严苛，Cadence持续投入设计和接口IP，满足客户不断变化的需求，”Cadence公司IP事业部产品市场副总裁Rishi Chugh说道，“以最小的芯片面积和最低功耗实现数据传输的最大化是至关重要的。该UltraLink D2D PHY IP是Cadence 高性能计算（HPC） IP产品组合中的最新成员，也是实现高带宽、低功耗、低延时的一项关键新技术，它也拓展了Cadence在异构集成封装解决方案和设计领域的不断投入。”Cadence UltraLink D2D PHY IP丰富了Cadence高性能计算（HPC）IP产品组合，支持公司的智能系统设计（Intelligent System Design）战略，助力实现SoC的卓越设计。该产品现已面向全领域客户展开合作。关于CadenceCadence 公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence 公司创新的“智能系统设计” （Intelligent System Design）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算、数据中心、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence 公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。 © 2019 Cadence Design Systems, Inc. 版权所有。在全球范围保留所有权利。Cadence、Cadence 徽标和 www.cadence.com/go/trademarks中列出的其他 Cadence 标志均为 Cadence Design Systems, Inc. 的商标或注册商标。所有其他标识均为其各自所有者的资产。来源：Cadence楷登