“压力测试”，你做了吗？—— 确保高质量PCIe 4.0 产品的关键步骤
William Chen
William is currently a Product Marketing Manager at Cadence IP group. In this role, he is leading the product activities (New product definition, Pre-sales engagement, Marketing events, etc.) for PCIe, USB and MIPI Design IP products.
2017年，PCI-SIG正式敲定PCIe 4.0规范，物理层通信协议速率较PCIe 3.0的8GT/s提高一倍至16GT/s。采用该技术的产品已经于2019年开始推向市场。今年初，AMD发布 X570芯片组，支持PCIe 4.0接口；群联（Phison）也于同期发布全球首款PCIe 4.0 SSD。随着越来越多的企业开始开发PCIe 4.0相关产品，作为业界领先的关键PCIe IP解决方案供应商，Cadence也一直致力于PCIe 4.0的优化，打造最佳IP解决方案。从4年前（2015年）发布初代PCIe 4.0解决方案至今，我们对其做了多次升级和优化，增加了支持任意线路分配的多链路功能和 U.2/U.3 接插件，以及车载应用。按照PCI-SIG等标准化组织的强制要求，由于PCIe4 多样的应用场景，在验证实验基础上还必须重复执行严格且广泛的鲁棒性和可靠性测试。
Cadence IP团队也在其已经非常全面的IP表征方案基础上执行额外的“压力测试”，测试范围包括电气，功能，ESD，闩锁，HTOL及良率排序。以接收机的抖动容限（JTOL）测试为例，JTOL是测试系统接收机质量的关键属性。该测试使用数据生成器/分析器将数据发送至SerDes接收机，然后通过发射器回环到测量仪器。收到的数据会与生成的数据进行比较，并计算误差。数据生成器向发射器数据模式施加抖动，以此观察非理想运行环境下的接收器功能。尽管PCI-SIG标准在单线路环境下可以实现，但实际应用需要考虑复杂的非理想运行状态。Cadence PCIe 4.0 IP需要经过多线路环境和“温度漂移”等额外压力环境下的测试，例如在室温环境启动芯片并在高温环境测试JTOL。
除了满足电气参数和规范要求，每个现实场景的系统都是特质。Cadence IP团队开发了适应不同场景需求的“系统测试”工具，对PCIe 4.0子系统进行系统级压力测试。Cadence PCIe 4.0子系统会与多个服务器和桌面模板相连，并在不同的运行环境下重复执行1000个压力测试循环。压力测试的内容包括在不同通道将速率从2.5G直接升至16G再下降，链路启用/关闭，冷启动，热启动，进入或退出低功耗状态，以及彻底的BER预设测试。极限的压力测试可以保证我们的IP在现实世界出现极端状况时仍然可以稳健可靠的按规范运行。
关于Cadence
Cadence 公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence 公司创新的“智能系统设计” （Intelligent System Design）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算数据中心、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence 公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。
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