推出面向芯片间互联UltraLink D2D PHY IP，实现高性能和经济有效封装应用
硅验证、高带宽、低延时助力Cadence将高性能计算IP产品组合扩展至AI/ML、5G、云计算和网络应用
要点：
已通过硅验证并已开始与客户洽谈相关合作
支持基于有机基板的多芯片模块SoC
40Gbps线速度可实现高达1Tbps / mm的单向带宽
无需前向纠错（FEC）即可实现低于10-15误码率（BER）
中国上海，2019年11月29日——楷登电子（美国Cadence公司，Nasdaq：CDNS）今日发布Cadence UltraLink D2D PHY IP，一款支持芯片间互联的高性能、低延时PHY产品，主要面向AI/ML、5G、云计算和网络应用等细分市场。该UltraLink D2D PHY IP是面向chiplet和系统级封装（SiP）应用的强大产品，助力SoC厂商交付更符合用户要求的定制方案，提高性能和产品良率，同时通过IP复用缩短开发周期，降低成本。如需了解更多信息，请访问: www.cadence.com/go/ultralink。
UltraLink D2D PHY IP采用NRZ串行接口，可提供高达40Gbps线传输速度和高达1Tbps / mm的单向带宽。IP包含内置的纠偏和加扰/解扰逻辑，轻松实现系统集成。数据传输导线低至28条（1Tbps带宽），帮助客户实现轻松布线，进而降低封装成本；与之相比，其他解决方案所需导线数要多出至少30%。此外，一些现有低速芯片间方案要求硅中介层具有同等带宽，而UltraLink D2D PHY IP支持有机基板上的多芯片模块，具有显著的成本优势。该IP延迟极低，从接收器到发送器往返仅需5纳秒。它采用标准不归零制（NRZ）编码，无需前向纠错（FEC）即可实现低于10 -15的误码率（BER）。UltraLink D2D PHY IP已经通过先进的7nm FinFET工艺的硅验证。
“基于云的AI和ML对计算的需求愈发严苛，Cadence持续投入设计和接口IP，满足客户不断变化的需求，”Cadence公司IP事业部产品市场副总裁Rishi Chugh说道，“以最小的芯片面积和最低功耗实现数据传输的最大化是至关重要的。该UltraLink D2D PHY IP是Cadence 高性能计算（HPC） IP产品组合中的最新成员，也是实现高带宽、低功耗、低延时的一项关键新技术，它也拓展了Cadence在异构集成封装解决方案和设计领域的不断投入。”
Cadence UltraLink D2D PHY IP丰富了Cadence高性能计算（HPC）IP产品组合，支持公司的智能系统设计（Intelligent System Design）战略，助力实现SoC的卓越设计。该产品现已面向全领域客户展开合作。
关于Cadence
Cadence 公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence 公司创新的“智能系统设计” （Intelligent System Design）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算、数据中心、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence 公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。
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