Cadence发布业界首款面向多协议PHY的验证IP产品_System_电路_半导体_航空_汽车_电子_消费电子

Cadence发布业界首款面向多协议PHY的验证IP产品

Cadence全新PHY VIP支持实现PCIe 5.0，USB3/4，DDR5，LPDDR5，HBM及MIPI CSI-2和DSI 2.0等复杂协议的完整快速验证

中国上海，2020年2月27日——楷登电子（美国Cadence公司，NASDAQ：CDNS）正式发布业界首款面向物理层（PHY）验证的验证IP（VIP）产品。此款VIP支持多种协议，助力客户充分测试并优化PHY设计，加速数据中心、人工智能（AI）、机器学习（ML）和移动应用的设计开发。

VIP产品是Cadence验证套件™ 的组成部分，支持Cadence创新的智能系统设计战略，利用业界最佳的IP产品助力实现SoC卓越设计。如需了解更多有关Cadence PHY VIP的详细信息，请访问www.cadence.com/go/PHYVIP。

面向PHY 的全新Cadence VIP可为客户提供完整的验证解决方案，适用于最复杂且极具挑战的物理层验证和协议，包括PCI Express® (PCIe®) 5.0 协议、USB3/USB4的PIPE 5.2接口，适用于LPDDR4、DDR5和HBM2E的DFI，以及适用于CSI-2s m 2.0和DSIs m 2.0的MIPI® D-PHYs m/C-PHYs m。此款PHY VIP内置多项针对PHY验证的功能，帮助客户缩短上产品上市时间，具体功能如下：

PHY层时序检查
在穷尽测试中驱动协议感知和协议无关的数据流
用于分析接收路径，发送路径和回路的内置记分板
控制抖动，扩频时钟及比特误码率

此外，该解决方案采用Cadence TripleCheck™ 技术，为用户提供符合其技术规范的PHY相关验证计划、完整的覆盖率模型和测试用例集，确保接口规范的准确与合规。

“我们的PHY团队已经成功采用Cadence VIP验证了多项诸如USB3和PCIe 4.0的协议，面向广泛的应用领域快速交付独特的创新设计，”Realtek公司副总裁兼发言人Yee-Wei Huang表示。“针对PHY设计验证固有的复杂性，面向PHY的Cadence VIP解决了关键且极具挑战的验证任务，帮助我们快速准确的助力客户推出新产品。”

“PHY验证需要独特的方法以确保不同应用下的时序，功耗和吞吐量需求都能得到满足，”Cadence公司系统及验证事业部验证IP产品管理总监Moshik Rubin表示。“采用业界首款面向PHY的专属VIP产品，我们可以帮助客户高效验证其PHY设计，确保设计符合标准技术规范，并满足不同应用的性能指标，打通实现IP设计收敛的最快路径。”

关于Cadence

Cadence 公司致力于推动电子系统和半导体公司设计创新的终端产品，以改变人们的工作、生活和娱乐方式。客户采用 Cadence的软件、硬件、IP 和服务，覆盖从半导体芯片到电路板设计乃至整个系统，帮助他们能更快速向市场交付产品。Cadence 公司创新的“智能系统设计” （Intelligent System Design）战略，将帮助客户开发出更具差异化的产品，无论是在移动设备、消费电子、云计算、数据中心、汽车电子、航空、物联网、工业应用等其他的应用市场。Cadence 公司同时被财富杂志评选为“全球年度最适宜工作的100家公司”之一。

© 2020 Cadence Design Systems, Inc. 版权所有。在全球范围保留所有权利。Cadence、Cadence 徽标和 www.cadence.com/go/trademarks 中列出的其他 Cadence 标志均为 Cadence Design Systems, Inc. 的商标或注册商标。PCI Express 和 PCIe 是 PCI-SIG 的商标或注册商标。MIPI，C-PHY，CSI-2，D-PHY 及 DSI 是 MIPI 联盟的注册商标或服务商标。所有其他标识均为其各自所有者的资产。

来源：Cadence楷登

Cadence数字与全定制/模拟EDA工具流程获TSMC N6及N5工艺技术认证

Cadence与TSMC的深度合作加速移动与超大规模电子业创新内容提要Cadence 数字、签核及全定制/模拟工具获得TSMC N6与N5工艺技术最新DRM 和 SPICE认证Cadence集成数字全流程采用增强的物理优化，时序签核收敛，并已通过TSMC战略HPC及移动平台验证中国上海，2020年6月4日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，其数字全流程及全定制/模拟工具已获得进一步增强，将在TSMC N6及 N5工艺技术平台实现更优化的结果。Cadence®工具套件已经通过最新TSMC N6及N5工艺技术的设计规则手册（DRM）和 SPICE认证。结合参考流程和方法论的更新，以上技术的进步更新将助力新一代移动应用在N6和N5工艺技术平台，以及超大规模应用在 N5工艺技术平台的开发。Cadence和 TSMC已与客户在TSMC先进工艺节点N7、N6和N5上就生产设计展开合作，并已在全球范围内实现成功流片。经过认证的工具套件支持Cadence智能系统设计战略，助力客户实现SoC卓越设计。Cadence 集成化的设计流程将确保工具套件的一致性，以及工具之间的无缝衔接。客户可以下载对应的N6及N5工艺设计包（PDKs），即刻启动项目设计。N6和N5数字与签核工具套件认证Cadence已经完成其全集成数字设计流程的进一步优化，并通过TSMC N6及N5工艺技术认证。经过认证的Cadence数字全流程采用增强的物理优化，时序签核收敛。该流程包括 Innovus™设计实现系统，Liberate™建库解决方案，Liberate Variety™统计学建库解决方案，Quantus™提取解决方案，Tempus™ 时序签核解决方案，Voltus™ IC电源完整性解决方案及Pegasus™验证系统。此外。Genus™合成解决方案及其全新的预测性iSpatial技术也已支持在上述工艺平台开展移动应用和超大规模设计。Cadence数字与签核工具套件及可用参考流程可以帮助客户在TSMC的N6以及N5工艺技术平台实现更优的功耗、性能和面积（PPA）目标。更新工具套件的主要提升包括：EUV层支持增强，用于布局设计规则的全新芯片集成检查工具，并新增对通孔支柱、autoNDR和先进MIMCAP的支持。N6和N5定制/模拟工具套件认证Cadence全定制/模拟工具已通过TSMC的N6及N5工艺技术认证。该认证包括由Virtuoso 原理图编辑工具，Virtuoso 版图和Virtuoso ADE产品套件组成的Virtuoso® 定制IC设计平台，Voltus-Fi定制电源完整性解决方案，以及包括全新Spectre X模拟器在内的Spectre® 电路仿真平台。面向TSMC的先进工艺技术，Cadence持续优化定制设计方法学和Virtuoso高阶工艺节点平台的各项功能。采用Virtuoso平台的先进功能，客户将获得传统非结构化设计方法论无法比拟的优势，实现更高的定制设计吞吐量。针对TSMC高阶工艺技术，Cadence全定制/模拟工具采用了定制化布局布线加速方法论，助力客户提高生产力，满足功耗、多重曝光、密度和电迁移需求。搭载了先进上色引擎的交互式自动布局已在N6工艺环境使用。此外，平台提供设计规则约束的扩展支持，通过基于面积的规则，通用格点对齐，非对称上色规则，mimcap层的支持，电压规则（VDR）检查，走线宽度与间距模式（WSPs），以及电气感知设计（EAD）可以帮助EM正确构建。“得益于与Cadence的长期合作，我们不断帮助客户采纳最新的先进工艺技术，在市场上奠定竞争优势，”TSMC公司设计基础设施管理部高级总监Suk Lee表示，“Cadence领先的尖端设计工具与TSMC的先进工艺制程技术的共同合作与努力，帮助客户在移动、AI/ML、超大规模系统应用上都能取得成功的芯片设计。我们将持续创新，进一步推动产业发展。” “通过密切合作，我们确保Cadence数字及全定制/模拟解决方案满足TSMC最新N5和N6工艺技术的生产需求，”Cadence公司资深副总裁兼数字与签核事业部总经理滕晋庆博士表示，“基于与TSMC的紧密协作，我们的客户已经开始展开量产设计并取得成功的设计结果。”关于CadenceCadence 在计算软件领域拥有超过 30 年的专业经验，是电子设计产业的关键领导者。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向消费电子、超大规模计算、5G通讯、汽车、航空、工业和医疗等最具活力的应用市场交付从芯片、电路板到系统的卓越电子产品。Cadence 已连续六年名列美国财富杂志评选的 100 家最适合工作的公司。© 2020 Cadence Design Systems, Inc. 版权所有。在全球范围保留所有权利。Cadence、Cadence 徽标和 www.cadence.com/go/trademarks 中列出的其他 Cadence 标志均为 Cadence Design Systems, Inc. 的商标或注册商标。所有其他标识均为其各自所有者的资产。来源：Cadence楷登