Cadence扩展IP产品，发布台积电N7/N6工艺制程的56G长距离PAM4 SerDes
基于DSP的多速率SerDes IP
面向下一代5G与AI/ML SoC设计量身优化的
功耗、性能和面积目标
中国上海，2020年5月20日——楷登电子（美国Cadence公司，NASDAQ：CDNS）今日宣布正式推出采用在TSMC N7/N6工艺制程的56G长距离SerDes IP。超大型运算将继续推动超高速SerDes的发展，112G/56G是云数据中心和光网络应用的关键赋能。56G连接对包括基带和RRH(Remote Radio Head)系统的5G基础设施部署都极为重要。为了满足更广泛的市场需求，Cadence扩展了自身的PAM4 SerDes产品线，发布在台积电N7/N6制程工艺的56G长距离SerDes IP，提供更优的功耗，性能及面积（PPA）目标。
Cadence已经准备就绪即刻与客户就5G、计算服务器处理器及机器学习ML工作负载加速器片上系统（SoC）设计展开合作。Cadence® 56G长距离SerDes IP设计卓越，支持Cadence智能系统设计战略，将为工程师提供以下优势：
采用久经验证的Cadence多速率DSP技术，实现同类产品中最佳的36db+插入损耗
支持工业级温度范围，CPRI数据速率支持及每通道锁相环（PLL）是5G应用的理想方案
56G长距离性能已经在N7测试芯片上实现，且兼容N6制程工艺
与IEEE标准规范完全兼容
通过独特的固件控制自适应功耗优化工具实现可编程功耗配置，基于平台需求提供优化的功耗和性能平衡，更高效完成系统设计
通过可编程DSP架构实现优化的数据恢复，既定距离下的功耗传输更优，在有损耗的噪声信道环境下提供卓越的数据恢复能力
扩展的长距离特性可以优化灵活度，客户使用低成本PCB即可实现PCB及系统设计的更高灵活性
“我们非常高兴地看到Cadence将其PAM4产品扩展至56G，并支持台积电的N6和N7制程工艺。” TSMC设计基础设施管理部高级总监Suk Lee表示。“此次Cadence的尖端SerDes IP技术与TSMC先进工艺技术的合作成果将会帮助我们的客户，助力他们在5G与超大规模数据中心应用的芯片设计进行创新。”
“继2019年首个在TMSC 7纳米工艺硅验证的112G长距Serdes推向市场后，我们现已扩展了产品范围，包括PPA优化的56G-LR，可满足5G基础设施和AI / ML市场的连通性需求。这款基于PAM4的新型56G-LR SerDes基于Cadence久经考验的多速率DSP技术，” Cadence公司IP事业部产品营销副总裁Rishi Chugh表示，“在TSMC N7和N6工艺上Cadence的56G长距离SerDes IP的可用性加快了具有成本效益的100G和400G网络的采用和部署。”
关于Cadence
Cadence 在计算软件领域拥有超过 30 年的专业经验，是电子设计产业的关键领导者。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向消费电子、超大规模计算、5G通讯、汽车、航空、工业和医疗等最具活力的应用市场交付从芯片、电路板到系统的卓越电子产品。Cadence 已连续六年名列美国财富杂志评选的 100 家最适合工作的公司。
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