Cadence推出创新系统VIP解决方案实现芯片级验证

2020 中国（重庆）ICCAD 于 12 月 10-11 日在重庆悦来国际会议中心顺利召开，会上汇集了业界众多精英领袖，共同探讨集成电路产业的趋势与挑战。在 11 号上午的 EDA 与 IC 设计创新专题论坛，Cadence 公司资深产品工程总监刘淼出席了活动并发表了题为《机器学习，让 EDA 如虎添翼》的演讲，同时分享了 Cadence 在机器学习上的最新进展。 工欲善其事，必先利其器当今社会正在经历着一次以大数据为代表的全新技术革命，在这场革命中芯片研发与制造能力将成为主要驱动力。 随着 5G、物联网等应用的不断增加，数据中心需要处理的数据也呈现指数级增长，这给芯片的规模和复杂性都带来了巨大的挑战。 如何才能通过更高效的 EDA 工具来提高芯片设计效率和模块级验证的完整性，增加 SoC、系统级的仿真速度。在芯片投片之前完成操作系统的启动，性能及功耗的评估，缩短 bug 的发现和解决的周期，成为芯片是否成功的关键环节之一。 在演讲中，刘淼先生表示：全自动的智能系统设计是应对第四次技术革命的核心，而这之中人工智能与机器学习将会扮演重要角色。目前，智能系统设计正面临着三个层次的挑战，即智能平台的性能、系统的性能和芯片性能，而将机器学习融入到 EDA 设计工具中，无疑是应对挑战最有效的解决办法。 其实，早在几年之前 Cadence 就将人工智能、机器学习与 EDA 融合的概念与愿景带给了 IC 设计从业者。作为业内少数在软件和硬件上都具有强大底蕴的企业，目前 Cadence 的数字系统提供了从 RTL 到 GDSII 全流程的强大工具组合，涵盖了从前到后，从实现到测试验收的各个环节。 机器学习入局，EDA 算法大提升 芯片设计环节繁多、精细且复杂，EDA 工具在其中承载了极为重要作用，它可以将复杂物理问题用数学模型高度精确化表述，在虚拟软件中重现芯片制造过程中的各种物理效应和问题。并且通过 EDA 工具，还可以利用数学工具解决多目标多约束的最优化问题，求得特定半导体工艺条件下，性能、功耗、面积、电气特性、成本等的最优解。 那么，机器学习对于 EDA 的提升有什么帮助，它又是如何作用于 IC 设计的呢？ 在演讲中，刘淼先生将其巧妙地与中国功夫做了一番比较，他表示： Cadence 的机器学习也集中在“内功”和“外功”两个方面。其中，EDA 算法就相当于内功，通过机器学习可以不断提升核心引擎的性能，从而使系统做到更快更精准的预测。设计中的各种流程就相当于外功，只有知己知彼才能百战不殆。而机器学习就是那个帮你了解“对手”的人，它可以帮设计工程师快速定位最聪明的流程，进而大幅度提高工作效率。 “内家功”提升引擎性能 Cadence 的数字全流程包括 Innovus 设计实现系统、Genus 综合解决方案和 Sign-off 时序签核解决方案，这可以为用户提供实现设计收敛的快速路径和更好的可预测性，从而实现更好的设计。 众所周知，随着新品工艺从 5nm 到 3nm 甚至更小的节点发展，设计延迟预测将变得更加关键。 目前，许多设计人员使用时间裕度来尝试和预测实现流程中的时间关闭问题，这不仅非常耗时而且实行难度巨大，通过机器学习的应用可以来帮助时序预测，并消除对任何时间裕度的需要，从而节省设计迭代和相关的运行时间。 在 Cadence 的 Innovus 工具中已经包括了基于机器学习的延迟预测功能。用户可以通过机器学习训练来创建一个特定于设计的延迟模型，一旦训练完毕，Innovus 便可以在实现流程中使用这种新的机器学习延迟模型。 在现场刘淼先生给我们展示了一些 Innovus 机器学习驱动优化的示例，最终结果表明，在实现流程中的机器学习可以提高最终的设计能力、性能和面积。 同时，刘淼先生还分享了 Cadence 基于 CNN 的缓冲区延迟预测研究进展。他表示：“使用基于 CNN 的缓冲区延迟预测在合成和位置、 RouteFlow 方面都有显著的改进，并且 Cadence 在 Genus/Innovus 和 Tempus 用例中成功地使用。” “外家功”优化流程 当工程师开始新的设计或转移到新的工艺节点时，往往需要花费大量时间和精力去优化这个新设置的流程，并且由于所需目标不同，最终的实现流程也不相同。 在过去的设计中，工程师需要手动从一个基础的流程，运行完整个流程，得到一个初步的结果。再基于此结果，更改参数继续运行，然后分析数据，直到找到实现流程优化。但工程师没有充足的时间和能力完全吸收每次迭代的数据并做出准确的决策。 通过机器学习可以跳出手动寻找，快速分析每次迭代生成的所有数据，并自动决定下一个流程实验，跟踪结果达到最佳前沿，从而能够比人工交互更快地收敛于最佳流程。 Cadence 正在研究使用 Auto-ML 方法进行自动化流程优化，以提高工程师的工作效率。在应用中，工程师定义流程优化目标，如低功耗、高性能或两者的平衡。基于这些目标，机器学习驱动的智能流程优化将自动对工具选项、设计约束和库配置做出决策并修改参数以满足定义的流程目标。 刘淼先生带来了一个通过 Cadence 的技术实现 CPU 设计流程优化的示例。用户从现有的设计流程开始，利用 Genus 进行 RTL 合成，使用 Innovus 进行布局和布线，最终运用 Tempus 进行最终签核。在这个过程中，机器学习不仅能够快速优化流程节约时间成本，还能改善了PPA。摩尔定律不会失效3DIC 延续未来在演讲的最后，刘淼先生提到了目前引起业内广泛讨论的摩尔定律失效问题，他表示： 从 14nm 到 5nm 再到 3nm，先进制程的提升所带来的性能收益越来越少，这也就引发了人们对于摩尔定律发展的担忧。从本质上而言，摩尔定律本身不是一个科学定律，而是一种经济学定律，只要有市场的需求，半导体就会找到新的方式让摩尔定律顺延下去。这个新的方式，也许就是 3DIC。 Cadence 的研究团队目前正在探索的一个具体应用就是 Memory-on-Logic 的 3D 堆叠，当我们把一个二维的 CPU 设计，变成三维堆叠之后，逻辑电路对上方的 Memory 的访问变得更加直接。更短的连线、更小的功耗、封装尺寸也更小，有利于集成度的提高。同时芯片切片面积减小有利于良率的提升，同样大小的尺寸内能允许 CPU 访问更多的存储。 深耕 EDA 领域数十年，Cadence 致力于推动全球电子设计创新，在开创集成电路和电子产品中发挥着核心作用。作为全球半导体行业蓬勃发展的见证者与参与者，Cadence 将持续通过创新的产品和与时俱进的战略布局，为中国乃至世界的 IC 设计从业者提供丰富的经验与完善的服务，加速电子设计业和创新应用的腾飞。 关于 CadenceCadence 在计算软件领域拥有超过 30 年的专业经验，是电子设计产业的关键领导者。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向消费电子、超大规模计算、5G 通讯、汽车、移动、航空、工业和医疗等最具活力的应用市场交付从芯片、电路板到系统的卓越电子产品。Cadence 已连续六年名列美国财富杂志评选的 100 家最适合工作的公司。 来源：Cadence楷登