推出全新Tensilica FloatingPoint DSP系列，为计算密集型应用提供可扩展性能_System

推出全新Tensilica FloatingPoint DSP系列，为计算密集型应用提供可扩展性能

低能耗 DSP IP 可优化功耗、性能和面积，为移动、汽车、消费电子和超大规模计算市场产品减小高达 40% 的面积

中国上海，2021 年 6 月 18 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日发布 Cadence^®Tensilica^® FloatingPoint DSP 系列。该系列专为浮点计算设计提供了一个可扩展和可配置的解决方案。

新的 DSP IP 内核针对功耗、性能和面积（PPA）进行了优化，适用于小型、超低功耗乃至超高性能的各种应用，包括移动、汽车、超大规模计算和消费市场中的电池供电设备的节能解决方案，以及人工智能/机器学习（AI/ML）、电机控制、传感器融合、对象跟踪和增强现实/虚拟现实（AR/VR）应用。

新系列包含四个核心产品：Tensilica FloatingPoint KP1 DSP、Tensilica FloatingPoint KP6 DSP、Tensilica FloatingPoint KQ7 DSP 和 Tensilica FloatingPoint KQ8 DSP。现已得到早期客户的认可，新系列产品为客户在功耗、性能和面积（PPA）方面带来显著的优势。

“浮点数据在技术计算中非常常见，支撑着处理大型或不可预测数据集的雷达应用程序。我们已经与 Cadence 在多代 Cadence IP 核上成功合作，很高兴看到他们满足了这一关键的市场需求，并扩展了经过验证的 Tensilica 产品线。”Vayyar Imaging 公司副总裁兼汽车部负责人 Ian Podkamien 表示，“针对各种应用优化的 FloatingPoint DSP 可以支持 Vayyar 的片上系统传感器，提高汽车、老年护理、智能家居、零售、HLS、机器人和医疗等行业应用的能效和性能。”

Tensilica FloatingPoint DSP 与现有 Tensilica DSP 的可选矢量浮点单元（VFPU）共享通用指令集架构（ISA），提高了软件的可移植性和可重用性，同时能够轻松缓解浮点工作负载。

Tensilica Xtensa^® LX 和 NX 平台均可从 128 位 SIMD 扩展到 1024 位 SIMD，与带有 VFPU 附加组件的 Tensilica 定点 DSP 相比，新的 FloatingPoint DSP 在融合乘加（FMA）运算方面的性能提高了 25%，这有助于提高运算吞吐量。与此同时，使用 Tensilica 指令扩展（TIE）语言可以进一步增强和区分性能。此外，与具有 VFPU 的同类定点 DSP 相比，FloatingPoint DSP 可减小高达 40% 的面积。

新款 DSP 附带的高性能软件工具提供有效的自动矢量化，有助于优化标量代码，只需最少的手动操作甚至无需手动操作即可利用矢量浮点单元。支持优化的 Eigen、NatureDSP、同步定位和映射（SLAM）以及数学软件库，有利于更轻松地开发高性能软件。

Tensilica FloatingPoint DSP 提供了一个软件开发环境，可以在新的 Tensilica FloatingPoint DSP 以及同一系列的 FloatingPoint DSP 之间无缝迁移现有的浮点通用软件。

“如今，浮点数据已广泛用于各种计算密集型应用的现代计算，市场对浮点处理的需求正在不断增长。”Cadence 公司 Tensilica 产品市场资深总监 Larry Przywara 表示，“要开发具有竞争力的差异化产品，亟需专门面向以浮点为中心的计算而设计的高能效、低成本、高性能的 DSP。可扩展的 Tensilica FloatingPoint DSP 系列适用于各种应用，可为这些浮点计算提供最佳 PPA。该 DSP 系列同时再次展示了 Cadence 如何将自身的计算软件实力应用于硬件，从而帮助客户应对设计挑战。”

Tensilica FloatingPoint DSP 支持 Cadence 的智能系统设计^™（Intelligent System Design^™）战略，可帮助客户实现卓越的系统级芯片设计。

Tensilica FloatingPoint KP1 DSP、Tensilica FloatingPoint KP6 DSP、Tensilica FloatingPoint KQ7 DSP 和 Tensilica FloatingPoint KQ8 DSP 现已全面上市。

来源：Cadence楷登

Samsung Foundry 合作加速 4 纳米及更高工艺的超大规模计算 SoC 设计

内容提要● Cadence 20.1 数字全流程面向 Samsung Foundry 先进工艺节点进行全面优化，实现更好的 PPA 目标，帮助客户流片一次成功● 基于 iSpatial 技术的 HPC 参考设计流程助力快速设计实现● Cadence 数字全流程的机器学习及大型/标准单元同步布局功能，可帮助客户提高生产率和优化设计中国上海，2021 年 4 月 15 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，已面向 Samsung Foundry 4 纳米及更高的工艺节点推出优化的 Cadence® 数字全流程 20.1 版本。基于本次合作，设计师可以使用 Cadence 工具达到更优的功耗、性能和面积（PPA）目标，以及面向超大规模计算应用交付精确且一次流片成功的芯片。Cadence 数字流程 20.1 版本针对 Samsung Foundry 先进工艺技术提供量身打造的优化能力。例如，iSpatial 技术可以支持从 Genus™ Synthesis Solution 综合解决方案到 Innovus™ Implementation System 设计实现系统利用统一的用户界面和数据库进行无缝结合。机器学习（ML）功能可帮助用户利用现有设计来训练 GigaOpt™ 优化技术，相比传统布局流程实现设计裕度的最小化。结合高性能时钟网络架构，数字 GigaPlace XL 技术支持大型/标准单元同步布局，支持自动化版图规划，从而达到更高的设计生产力，同时大幅优化线长和功耗。统一的设计实现、时序及 IR 签核引擎进一步增强了签核收敛，减少设计裕度和迭代次数。为了加速 Samsung Foundry 先进工艺技术的设计流程，现已推出针对大型/标准单元同步布局、时钟网络、平衡的 H 型时钟树分布、功率输出网络及 IR 优化等通用高性能计算（HPC）任务的流程示例。完整的 Cadence RTL-to-GDS 流程也面向 Samsung Foundry 的工艺技术进行了优化，包括 Genus Synthesis Solution 综合解决方案、 Cadence Modus DFT 软件解决方案、Innovus Implementation System 设计实现系统、Quantus™ Extraction Solution 提取解决方案、Tempus™ Timing Signoff Solution 时序签核解决方案、Tempus ECO Option、Tempus Power Integrity Solution 电源完整性解决方案、Voltus™ IC Power Integrity Solution 电源完整性解决方案、Conformal® Equivalence Checker 等价性检查器、Conformal Low Power 低功耗工具、Litho Physical Analyzer 光刻物理分析器以及 CMP Predictor 预测工具。 “ 随着超大规模计算和自动驾驶创新的深化，对 HPC 容量的需求越来越高。” Samsung Electronics 代工设计技术团队副总裁 Sangyun Kim 表示，“通过最新 Samsung Foundry 先进工艺节点与 Cadence 20.1 数字全流程的结合，我们的客户可以更快更高效地实现设计目标。” “全新优化的 Cadence 数字流程帮助使用 Samsung Foundry 先进工艺技术的客户更容易实现PPA目标，”Cadence 公司数字与签核研发事业部全球副总裁 Michael Jackson 表示，“得益于和 Samsung Foundry 的长期合作，设计师可以快速采纳 Samsung Foundry 经过验证的 HPC 方法论，按时实现卓越的硅片性能。” Cadence 20.1 数字全流程支持公司的智能系统设计™ 战略（Intelligent System Design™ ），助力客户实现 SoC 卓越设计。来源：Cadence楷登