IC设计风云变幻，EDA工具的“定数”和“变数”

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导语

以不变应万变在这个时代对于 EDA 厂商而言是行不通的，灵活性将成为 EDA 工具一个重要的性能指标，而灵活性是云与生俱来的本领。

近日，Cadence 公司解决方案与生态系统资深总监 Frank Schirrmeister 在接受探索科技（TechSugar）采访时表示：“业界正迎来 SaaS 作为 EDA 工具使用模型的时代，自动化将为用户提供最优的异构架构，以最高效的方式执行 EDA 工作负载。”

高性能计算 HPC、异构计算 CPU+X、小芯片 Chiplet、3nm 量产在即……后“摩尔定律”时代，IC 设计技术日新月异，给 IC 产业链后续的工艺、测试、封装等一整套工序带来了极大的挑战，EDA 工具同样受到了技术风暴的冲击，设计软件更新频率在加快。

Cadence 是一家专门从事电子设计自动化（EDA）的软件公司，由 SDASystems 和 ECAD 两家公司于 1988 年兼并而成。作为三大 EDA 巨头企业之一，Cadence 会如何定义眼下这个时代？

Cadence 公司解决方案与生态系统资深总监 Frank Schirrmeister 认为：

“半导体行业的多种应用都对 EDA 工具提出了更高要求，设计复杂度也在随之增加。五大变革性的驱动因素包括人工智能（AI）/机器学习（ML）、自动驾驶、超大规模计算、工业物联网以及 5G 通信。这五大领域的发展提出了多项关键技术挑战，包括工具性能、算力的增加，以及高质量、集成度更高的设计流程。”

图：Cadence 公司解决方案与生态系统资深总监 Frank Schirrmeister

超越摩尔，充满变数

过去的半个世纪，半导体产业习惯于遵循“摩尔定律”去推进算力的大跨度发展，但现在智能设备种类越来越多、体积越来越小、重量越来越轻，同时硅芯片已步步逼近物理和经济成本上的极限。当芯片的工艺制程来到 7nm 以下时，短沟道效应和量子遂穿效应给芯片制造带来了巨大的挑战。当半导体产业不能够再用先进制程的方式粗暴地解决问题，超越“摩尔定律”便成为一条新路。

Frank Schirrmeister 表示：“超越‘摩尔定律’正在成为新的主流，实现它的关键是系统创新，包括集成化、软件和系统分析。” 具体如下：

集成化创新主要包括异构 3D-IC Chiplet 小芯片和封装的实现，高性能 RF 开发，芯片、封装、线路板协同设计，软硬件协同开发，以及机电效应。

软件创新则主要集中于“左移”至早期软件初启和纠错，同时考虑系统安全和关键安全性设计。

系统分析领域的关键创新是使用可扩展的有限元法和网格生成等计算流体动力学进行多物理场分析。3D EM、热分析以及热求解器的功能和速度需要获得进一步改进，要充分利用云架构的大规模并行运算能力。

我们都知道这一轮的 Chiplet 风潮是由 AMD 带起来的，但现在它已经成为半导体全行业实现超越“摩尔定律”的方法论之一。Frank Schirrmeister 提到的 3D-IC 封装技术也在讨论之列。他指出，利用 3D-IC 封装技术开发 SoC 和 ASIC 的趋势正在推动特定用途芯片的开发。为此，现有的 EDA 技术需要获得计算软件算法的增强，提供热学、电磁学和流体学的系统级分析。

在超越“摩尔定律”这方面，灵活应变的能力是企业制胜的关键，比如在同样的线宽、同样工艺的情况下，通过创新性的布局设计实现芯片价值的最大化。在这个过程中，IP 的价值愈发凸显，种类逐渐丰富，在芯片设计/制造的成本占比也步步攀高。

当我们谈到这个问题时，Frank Schirrmeister 发表了自己的看法。他提到，随着生产企业愈加希望自己的开发团队将精力专注于开发独特的差异化 IP，IP 外包的趋势将延续下去。标准化的协议 IP 就是非常适合外包的一种。同时，很多协议的最新版本都非常复杂，需要具备这一领域更高层次的知识储备。其实并不仅是协议IP，数字与混合信号设计、验证也出现了类似趋势。

正如 Hennessy 教授和 Patterson 教授在 2018 年图灵讲座所预测的，我们正处于特定域架构和语言发展的黄金时期。开发团队可以通过针对特定应用和工作负载的开发实现高度定制化。处理器 IP 的可配置和可扩展架构已经成为了定制加速器的常态，接口的设计 IP 模块也同时获得了优化。

处理器 IP 和设计 IP 的内在价值正在提高，开发团队可以更专注于差异化定制硬件、架构和软件的开发。

需求无止，当有定数

诚然，当下的半导体产业用日新月异形容都不为过，技术的更新迭代每时每刻都在发生着。但人们追求更高性能的野心是无休止的，盲目地追新追高会让企业自身迷失方向。

EDA 工具作为芯片设计的必要一环，在这个巨变的时代，很多东西是需要坚守并持续推进的。Frank Schirrmeister 在受访过程中对此讲到了三点：

对于最佳工具的追求是不变的；

对于高效验证的探索是不变的；

对于 FPGA 潜力的开发是不变的。

首先是最佳工具性能的实现，需要更优的计算求解器（Numerical Solver）、硅片签核精度、单 CPU 性能、存储器管理效率，以及存储器和接口 IP 的创建。

在此过程中，完全集成的工具流程可以实现最优的功耗、性能及面积（PPA）目标，包括先进工艺节点的数字设计实现，定制/模拟及射频（RF）设计，混合信号设计和全集成的验证流程。将计算引擎和 ML 机器学习功能原生集成在一起，以增强工作流程生产力，才是实现创新的重要路径。

对此，Cadence 制定了智能系统设计^™（Intelligent System Design^™）战略，不断交付创新的计算软件功能，助力系统级芯片（SoC）设计卓越和系统创新。

其次，验证是一项永无止境的任务。哪怕算力不断提高，设计团队依旧可以随时用验证任务把多出的算力填满。功能性验证最重要的部分是验证吞吐量，验证团队需要把精力用在刀刃上，在固定的单位时间找出并修正最多的错误。

为了实现成功的验证流程，验证团队需要足够的灵活性，为验证流程匹配正确的算力。做到这一点，需要支持多处理器架构，以满足形式验证与仿真，以及硬件辅助开发的需求。

格外值得关注的是，硬件仿真和原型验证需要在前端一致的前提下，提供足够的灵活性，充分使用定制化处理器及基于 FPGA 的架构。这也是 Cadence 将这一功能强大的硬件仿真和原型验证组合称为“系统动力双剑”的原因。

关于“对于 FPGA 潜力的开发是不变的”这一点，Frank Schirrmeister 指出，软件开发和验证的复杂性是硬件辅助验证的关键驱动因素。今天，超过 80% 的设计已经采用基于 FPGA 的原型验证，使用硬件仿真加速的比例也在稳步提高。不在硬件仿真加速平台和原型验证平台启动软件，就直接流片成功的可能性变得非常小。从设计缺陷延续至启动的风险逐步累加，最终导致上市时间推迟而造成的成本和利益损失将极为巨大。验证、硬件仿真加速和原型验证引擎的最优平衡极为关键，三者需要发挥优势各司其职。通过统一的前端设计来实现不同项目阶段最优的验证基础设施复用是生产力优化的关键。

EDA上云，予取予求

工艺微缩至今依然是集成电路制造技术发展的最重要的特征之一。虽然目前工艺微缩的速度变慢了，但更先进的工艺制程依然在持续更新中，从而让相同面积的芯片上可以集成更多的器件，提高芯片性能从而降低单位制造成本。但与此同时，设计复杂度在显著提升，给 EDA 工具也带来了诸多挑战。

Frank Schirrmeister 对此表示：

“随着设计和产品复杂性的极速上升，我们需要思考的不再仅仅是芯片，而是要从全局的系统层面实现最优的系统设计。这一思维方式的变化驱动了很多芯片、封装、电路板协同设计和集成领域的创新。这些创新不仅需要将性能最优的引擎用于设计、组装、分析和签核，还需要构建集成的开发平台，以管理复杂的多领域集成挑战。”

当芯片设计工艺越来越复杂，云计算+EDA 的模式体现出无限的妙处。就拿灵活度来讲，传统的 EDA 工具为了配合复杂芯片设计，需要用大量的服务器来提供算力支撑，但我们都知道这些算力并不是全周期都需要的，尤其是在项目早期阶段，会有相当一部分算力资源闲置，造成了资源浪费。而云能够按需调整、按量收费，EDA 上云极大地提升了经济效益。

如果从芯片设计的前后端来看，EDA 上云的优势会体现地更为明显。前端设计要求高并发、多线程、混合随机访问等，后端则需要单线程、有序访问和内存密集等。这些都可以通过调整云参数来适配。

“用户可以利用云架构提供的弹性算力获得生产力和扩展性的优势。一些情况下，用户无需面对云架构的复杂性，因为一些核心引擎已经被重新定义架构，以支持云计算的大规模并行计算。所以，用户可以充分享受性能、容量和生产力的升级，”Frank Schirrmeister 讲到，“还有一些情况，如果涉及到云服务的价格，或者针对特定的 EDA 工作负载进行云实例的最优配置，ML 正作为一项关键技术帮助开发者选择 EDA 工作负载和计算配置的最佳匹配。”

后“摩尔定律”时代，人们在探索各种各样的方式/方法去超越它，先进封装、异构集成、Chiplet 模式……各国也在成立各种超越摩尔联盟和基金会。日新月异的新技术让芯片设计的边际在不断扩大，而这些创新离不开 EDA 工具的帮助。从 EDA 厂商的角度来看，要满足这些新需求，EDA 工具也需要不断创新。

Frank Schirrmeiste 提到了验证环节的创新：

“验证领域的创新层出不穷，智能验证管理将可以自动生成测试，将验证任务提交给最合适的验证引擎，采集并分析覆盖率信息，以及支持纠错失败管理。”

他还强调说：“智能验证必须要充分利用云计算的大规模并行计算，并采用 ML 技术提高验证生产力和吞吐量。”

因此，不管芯片设计走在哪一条路径上，是遵循“摩尔定律”还是超越摩尔，EDA 上云都成为必然趋势。

在此，Frank Schirrmeiste 说到：

“仿真加速必须要用到云计算和机器学习 ML 技术提供的大规模并行计算，对硬件回归更是如此。抽象化的高效利用推动了很多创新技术的产生，构建混合验证环境，为需要高保真度的设计提供寄存器传输级精确度与事务级虚拟原型验证实现的集成。我们正处在迈向新阶段的关口，设计团队和软件开发者将利用丰富的混合设置，对高效评估模型精确度和仿真性能之间进行利弊权衡。”

写在最后

通过和 Frank Schirrmeiste 的交流，笔者发现如今的芯片设计已经进入了百家争鸣的时代，不一样的芯片制造手段必然需要不一样的芯片设计方法，而它们的共同点就是都需要 EDA 工具的支持。

以不变应万变在这个时代对于 EDA 厂商而言是行不通的，灵活性将成为 EDA 工具一个重要的性能指标，而灵活性是云与生俱来的本领。

因此，还是用 Frank Schirrmeiste 的话来收尾，“业界正迎来 SaaS 作为 EDA 工具使用模型的时代，自动化将为用户提供最优的异构架构，以最高效的方式执行 EDA 工作负载。”

来源：Cadence楷登

发布Helium Virtual和Hybrid Studio平台，加速移动、汽车及超大规模系统开发

Helium Virtual 和 Hybrid Studio 实现虚拟及混合平台下的高性能硅前软件验证，助力 5G、移动、汽车、超大规模计算及其它市场中国上海，2021 年 9 月 23 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日发布 Cadence® Helium™ Virtual 及 Hybrid Studio 平台，加速创建复杂系统的虚拟和混合原型。Helium Studio 使得用户很早开始软硬件协同验证和调试，充分支持平台的集成，实现虚拟模型的创建和纠错，并预置了丰富的虚拟模型及混合适配器的组件库。针对采用虚拟或混合模型的 SoC，相较于单纯 RTL 模型，这一系统不仅具备数个量级的仿真速度提升，还可以在 RTL 可用之前实现早期软件的开发。全新的 Helium Studio 在架构设计上与 Palladium™ Z2 企业级硬件仿真平台、Protium™ X2 企业级原型验证平台和 Xcelium™ 逻辑仿真平台等 Cadence 验证引擎原生集成。在 RTL 尚未完成前，Helium Studio 可以在纯虚拟和混合方式下验证嵌入式软件及固件，实现系统的快速开发。开发下一代移动、汽车和超大规模计算应用时，工程师需要在硅前平台对软件进行验证，以确保设计成功并满足上市时间。Helium Studio 允许设计人员构建高质量的虚拟和混合 SoC 原型，得益于软件引擎与 Palladium Z2 平台及 Protium X2 平台的原生集成，Helium Studio 为软件开发人员提供了从虚拟模型到 RTL 的统一调试体验。具体特性有：Virtual Studio：提供基于 GUI 的平台组装，以便快速、正确地构建平台，从而实现早期软件启动。平台组装好后，Virtual Studio 即可用于执行和调试软件堆栈和硬件设计。Hybrid Studio：通过利用预置的丰富混合适配器、事务处理器和智能存储器的组件库，本系统可以帮助设计师快速创建混合组态。各组件之间的通信经过了专门优化，具有最高的吞吐量，且与 Palladium 和 Protium 平台原生集成。全新的换挡技术（Gearshift）支持软件搭建从虚拟到 RTL 的热切换，既可以发挥虚拟引擎的高速，也可按需切换至 RTL 引擎以保证精度。虚拟模型组件库：系统提供了一个全面的虚拟模型库，采用最新的 Arm® 技术模型组合，其中包括对 Armv9-A 系列的支持。设计人员可以在其中访问多个参考和入门的虚拟或混合平台，并且能够在上面运行最新的 Linux 和 Android 操作系统，从而加速新平台的搭建工作。Embedded Software Debug：系统提供统一且全面的嵌入式软件多核、多进程调试。单个调试器可同时支持虚拟平台和 RTL 平台上的软硬件协同工作，让设计人员更好地控制和查看软件。软件引擎与虚拟和 RTL 引擎的原生集成则确保了软硬件调试的同步性。 “对嵌入式软件进行 RTL 和开发早期的同步验证是确保新一代移动、汽车及超大规模 SoC 成功设计的关键。”Cadence 公司资深副总裁兼系统和验证事业部总经理 Paul Cunningham 表示，“全新的 Helium Studio 发挥了 Palladium 和 Protium 系统动力双剑这两款业界最佳验证引擎的优势，助力软件快速开发，成为功耗及性能验证的标杆。这一全新系统将为设计师提供统一的平台，加速验证吞吐率的整体提升。” 全新 Helium Virtual 和 Hybrid Studio 是 Cadence 验证全流程的组成部分，该流程包括 Palladium Z2 硬件仿真加速平台、Protium X2 原型验证平台、Xcelium 仿真平台、JasperGold® 形式化验证平台以及 vManager™ 验证管理平台。在单位投资和单位时间同等条件下，Cadence 验证全流程拥有最高的验证调试吞吐率。Helium Studio 和验证全流程同时支持公司的智能系统设计（Intelligent System Design™）战略，助力系统创新。客户反馈NVIDIA 硬件工程资深总监，Narendra Konda“硅前即可在最新款 GPU 和 SoC 上完成商用 OS 启动和运行业界基准检测程序的能力，是确保一次成功且满足上市时间要求的关键。采用与 Palladium 及 Protium 平台原生集成的 Cadence Helium Virtual 和 Hybrid Studio，我们成功地在硅前找到并修复了多个软件和 RTL 错误。混合平台带来的指数级吞吐率提升让我们可以在硅前环境即可执行长耗时测试。Helium Studio 独特的 Gearshift 技术让我们可以动态实现虚拟到 RTL 的热切换，既提供足够迅速的早期软件开发，也可按需实现 RTL 的精确度。Helium Studio 的嵌入式软件调试功能实现了软硬件协同验证，且无需考虑软件运行环境是虚拟核心还是 RTL 核心。”Cygnus 首席技术官，林庆“我们的团队一直在寻找软件开发和调试前移的新方法，以满足 5G 终端设备解决方案愈加紧张的上市需求。我们采用全新的 Cadence Helium Virtual 和 Hybrid Studio，除了对 5G 设计进行物理层验证，还可以将 L2/L3 层的软件协议代码调试提前 2 个月。Helium Studio 在混合模式的运行速度会加快 50-100 倍，为快速的软件代码迭代提供支持。它与强大的 Palladium 系统原生集成，确保从虚拟到混合再到完整 RTL 软硬件协同仿真的流畅过渡，帮助我们将设计规划提前了数月。”来源：Cadence楷登