Cerebrus：颠覆未来的智能芯片设计

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不久之前，Cadence 正式推出了创新产品 Cerebrus，一款完全基于机器学习的革命性智能芯片设计工具，可以扩展数字芯片设计流程并实现自动化。

大家对使用传统 EDA 工具的设计流程已经驾轻就熟，运行工具，根据分析结果纠错或改进，修改若干参数，然后循环迭代。

经验丰富的设计师比新手的效率更高，一方面是因为他们资历较老，接触过更多的设计类型；另一个原因则是他们很可能在同一家公司负责过该芯片的之前版本，或者接触过其他类似芯片。相反，设计师新手，或者刚入职的新人，则需要更长的时间来熟悉手头上的芯片，以及用到的库和 IP。

近年来，EDA 工具开始尝试让这个过程变得自动化。以设计流程中最典型的工具读取 SystemVerilog 为例，即使 SystemVerilog 连续两次是一样的，或 95% 的相似度，库和 IP 也几乎完全不变，工具仍要从头开始读取。

在云计算和大数据时代依赖人工设计师，特别是经验丰富的设计师，是很不划算的，毕竟我们有丰富的算力可以利用，尽管耗费也不小。另一方面，半导体行业正随着 5G、自动驾驶和 ADAS、超大规模计算、工业 IoT 等领域的兴起快速发展，这是机遇同时也是挑战。

半导体行业这一轮的产业复兴力度远超以往，工程师加班加点，承担着用更快速度推出新一代芯片的压力，而这一过程需要用到更先进的工艺节点。

Cerebrus 智能芯片设计工具的到来将彻底解放芯片数字设计师。

Cerebrus 利用丰富的算力资源，采用了类似用合成技术取代原理图人工绘制的方法，打破芯片设计必须依靠人力的局限。机器学习技术的搭载是革命性的，将彻底解决 EDA 工具需要每年迭代以追赶不断增长的设计复杂度的难题。

Cerebrus 采用独特的增强版机器学习技术，实现 10 倍生产效率提升和 20% PPA（功耗、性能、面积）提升，且同时适用于本地数据中心部署的算力资源（on-prem）以及 AWS 等云供应商的云资源。

Cerebrus 驱动了生产力曲线的进一步左移，减少设计所需工程量，同时优化 PPA 目标。

Cerebrus 极为适合最先进的工艺节点，它可以取代传统人力，高效处理高电阻互联、IR 电压降、超复杂设计规则等令现代化复杂设计流片惘然却步的关键工序。

此外，Cerebrus 还为包括 Genus 综合、Innovus 物理设计和 Tempus 静态时序签核在内的数字全流程引入强化学习和知识图表工具。

第一个应用案例是一款之前大量依赖繁琐人工开发的 5nm 工艺手机 CPU。Cerebrus 可以在 10 天内完成设计收敛，并将产品性能提高 14%，频率提升了 420MHz。漏电功耗下降了 7%，低至 26mW。动态和静态总功耗为 62mW，相较之前改善了 3%。利用率也增加了 5%。将 Cerebrus 视作超人设计师毫不夸张。

第二个案例将 Cerebrus 用于利用混合布线工具进行自动化版图设计。这个案例是一款 12nm 产品，设计团队希望达到 2GHz 频率。Cerebrus 优化了版图设计和设计实现流程，将频率提高了 200MHz，时序违例路径数量降低 83%，漏电功耗降低 17%。

如需了解搭载机器学习之前的混合布线工具，您可点击文末阅读原文查看更多。

Cerebrus 能做到的不仅仅是流程优化和参数调整，它还具备很多其他功能。上一个案例中，Cerebrus 会比较多种版图，利用混合布线工具调整所有模块位置和参数，并相应的调整设计流程。这一功能将产品的时钟频率提高了 200MHz，时序违例路径数量下降 83%，以及 17% 的漏泄功率下降。

客户反馈

Cerebrus 正式发布之前，Cadence 已经与 Renesas 和 Samsung Foundry 展开了合作。

Renesas 共享研发 EDA 部门总监 Satoshi Sibatani 表示，Cerebrus 将设计性能至少提高了 10%。

这次成功后，我们将在全部设计项目中使用 Cerebrus。

Samsung Foundry 将 Cerebrus 用于其设计技术协同优化（DTCO），评估工艺参数对 PPA 的影响。

Samsung Foundry 设计技术副总裁 Samyung Kim 说：

在一些最关键的设计节点上，我们实现了 8% 的功耗下降。对比之前耗时数月的人工流程， Cerebrus 仅需数天即可完成。此外，我们还将 Cerebrus 用于自动化版图电源分配网络的规划，并将最终的设计时序优化了 50%。

其实，50% 的时序优化不过是小菜一碟。DTCO 过程中，我们希望把鸡蛋放在多个篮子里，而不是孤注一掷。Cerebrus 可以直观解读预埋电源线等参数，且无需在每个小项都投入大量人力物力。

小结

来源：Cadence楷登

Cadence数字和定制/模拟流程获TSMC最新N3和N4工艺认证

内容提要Cadence 和 TSMC 联手进行 N3 和 N4 工艺技术合作，加速赋能移动、人工智能和超大规模计算创新双方共同客户现可广泛使用已经认证的 N3 和 N4 流程 PDK 进行设计完整、集成化的 RTL-to-GDS 流程，面向 N3 和 N4 工艺技术，旨在达成最佳 PPA 目标中国上海，2021 年 10 月 22 日—楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，其数字和定制/模拟流程已获得 TSMC N3 和 N4 工艺技术认证，支持最新的设计规则手册（DRM）。通过持续合作，Cadence 和 TSMC 发布了 TSMC N3 和 N4工艺相应的工艺设计套件（PDK），以加速移动、人工智能和超大规模计算应用的创新。此外，两家公司的共同客户已经成功流片，验证了 Cadence® 流程和 TSMC 工艺技术所带来的优势。Cadence 数字和定制/模拟先进工艺节点解决方案支持 Cadence 智能系统设计（Intelligent System Design™）战略，旨在系统级芯片（SoC）上实现卓越设计。N3 和 N4 工艺的数字流程认证Cadence 与 TSMC 密切合作，为 TSMC 先进的 N3 和 N4 工艺技术优化数字流程，以帮助客户实现功耗、性能和面积（PPA）目标并加快产品上市。完整、集成的 RTL 到 GDS 流程包括 CadenceInnovus™ Implementation System 设计实现系统、Liberate™ Characterization Solution、Quantus™ Extrction Solution 寄生提取解决方案、Quantus Field Solver、Tempus™ Timing Sighoff Solution 时序签核解决方案和 ECO Option，以及 Voltus™ IC Power Integrity Solution。此外，Cadence Genus™ Synthesis Solution 综合解决方案和预测性的 iSpatial 技术也可用于 N3 和 N4 工艺技术。该数字全流程使客户能够成功地基于 TSMC 的 N3 和 N4 工艺进行设计，其中包括：高效处理大型设计库在多种单元高度、阈值电压和驱动强度中，Cadence 流程有效地处理这些大型库，确保日益复杂的设计能够实现最佳运行时间。时序分析准确度N3 技术需要在库单元表征和静态时序分析（STA）期间有额外的准确性。Cadence 流程经过了加强改进，可以解决所有 N3 时序表征和签核的要求。准确的电源签核增加了对 N3 工艺要求的精确漏电计算和新 N3 单元的静态功耗计算的支持。N3 功耗计算的准确度包括不同的功耗成份，例如开关功耗、内部功耗和泄漏功耗，已经在多个工作工艺环境、温度和电压下得到验证。Cadence 流程符合所有 N3 电源签核的要求。N3 和 N4 工艺的定制化/模拟工具套件认证Cadence 持续与 TSMC 工程师的长期合作，提供全面的定制 IC、模拟、EM-IR 和混合信号设计解决方案，以解决在 TSMC N3 和 N4 工艺中，设计定制和模拟 IP 时遇到的挑战和复杂问题。通过这次合作，Cadence Virtuoso® Design Platform、Spectre® Simulation Platform 和 Voltus-Fi Custom Power Integrity Solution 已经达到了最新的 TSMC N3 和 N4 工艺的 PDK 要求。N3 和 N4 工艺技术的定制 IC 设计流程包括以下设计解决方案：Spectre Simulation Platform提供全面的时域和频域分析能力，包括交流、直流和瞬态仿真，重点是利用 Voltus-Fi Custom Power Integrity Solution 管理大型器件和互连寄生网络、谐波平衡、噪声分析和 EM-IR。Virtuoso Schematic Editor提供设计捕捉，并驱动 Virtuoso Layout Suite，实现原理图驱动的版图设计。Virtuoso ADE Suite与 Spectre X Simulator 集成，有效的管理环境仿真、统计分析、设计中心化和电路优化。Virtuoso Layout Suite EXL为高效的版图实现提供了先进的版图环境，利用交互式的、辅助的性能，提升了独特的基于行的实现方法，用于布局、布线、Filler 和 Dummy 的插入。混合信号实现流程在 Virtuoso Design Platform 和 Innovus Implementation System 之间紧密集成，通过一个共同的混合信号开放数据库，为混合信号设计提供更强大的实现方法学，提高工程生产力。此外，Virtuoso 和 Spectre 平台均已获得 TSMC N3 和 N4 工艺技术的认证。“ “通过与 Cadence 的持续合作，我们的客户能够利用经认证的流程为我们先进的 N3 和 N4 工艺技术提高生产力。”TSMC 设计基础管理副总裁 Suk Lee 说，“TSMC 和 Cadence 的共同努力，将帮助新一代移动、人工智能和超大规模计算应用的客户，轻松地实现 PPA 目标并快速将差异化产品推向市场。”” “ “通过与 TSMC 的紧密合作，利用 TSMC 的 N3 和 N4 工艺技术以及我们的数字工具流程和定制/模拟流程方案，我们的客户可以获得最先进的技术和能力，打造极具竞争力的设计。”Cadence 公司资深副总裁兼数字与签核事业部总经理滕晋庆 Chin-Chi Teng 博士表示，“我们不断汲取共同客户的意见，以了解他们的实际设计要求，他们的反馈使我们能够相应地调整我们的流程，进而帮助他们实现卓越的系统级芯片设计。”来源：Cadence楷登