Cadence发布突破性新产品Integrity 3D-IC平台，加速系统创新
业界首款应用于多个小芯片（multi-chiplet）设计和先进封装的完整 3D-IC 平台
内容提要
Integrity 3D-IC 平台将设计规划、物理实现和系统分析统一集成于单个管理界面中
工程师可以利用该平台集成的热、功耗和静态时序分析功能，实现由系统来驱动的 PPA 目标
Cadence 第三代 3D-IC 解决方案，支持超大规模计算、消费电子、5G 通信、移动和汽车等广泛的应用场景
面向超大规模计算、消费电子、5G 通信、移动和汽车应用，相较于传统单一脱节的 Die-by-Die 设计实现方法，芯片设计工程师可以利用 Integrity 3D-IC 平台获得更高的生产效率。该平台提供独一无二的系统规划功能，集成电热和静态时序分析（STA），以及物理验证流程，助力实现速度更快、质量更高的 3D 设计收敛。同时，3D exploration 流程可以通过用户输入信息将 2D 设计网表直接生成多个 3D 堆叠场景，自动选择最优化的 3D 堆叠配置。
值得一提的是，该平台数据库支持所有的 3D 设计类型，帮助工程师在多个工艺节点上同步创建设计规划，并能够与使用 Cadence Allegro® 封装技术的封装工程师团队和外包半导体组装和测试（OSAT）供应商无缝协作。
Integrity 3D-IC平台的客户可以从多项特性和功能中获益：
统一的管理界面和数据库：SoC 和封装设计团队可以对完整系统进行完全同步的协同优化，更高效地将系统级反馈集成采纳。
完整的规划平台：集成了完整的 3D-IC 堆叠规划系统，支持所有 3D 设计类型，帮助客户管理并实现原生 3D 堆叠
无缝的设计实现和工具集成：与 Cadence Innovus™ Implementation System 设计实现系统通过脚本直接集成，简单易用，通过 3D 裸片分区、优化和时序流程实现高容量数字设计。
集成的系统级分析能力：通过早期电热及跨芯片 STA，创建稳健的 3D-IC 设计，利用早期系统级反馈优化全系统 PPA。
与 Virtuoso® 设计环境和 Allegro 封装协同设计：通过层次化的数据库设计，工程师可以将设计数据从 Cadence 模拟及封装环境无缝迁移至系统的不同环节，快速实现设计收敛，提高生产效率。
用户界面简单易用：配有流程管理工具的强大的用户管理界面，为设计师提供统一的交互方式，执行相关的系统级 3D 系统分析流程。
“凭借领先的数字、模拟和封装设计实现产品，Cadence 一直都在为客户提供强大的 3D-IC 封装解决方案。”Cadence 公司资深副总裁兼数字与签核事业部总经理滕晋庆 Chin-Chi Teng 博士表示，“随着先进封装技术的进步，得益于在3D-IC 领域的成功经验，我们看到客户的强烈需求，需要开发一款将设计实现技术与系统级规划和分析更加紧密集成的平台。随着行业持续推进开发更大差异化的 3D 堆叠裸片配置，全新 Integrity 3D-IC 平台将帮助客户实现系统驱动的 PPA 目标，降低设计复杂度，加速产品上市。”
Intgrity 3D-IC 平台是 Cadence 广泛 3D-IC 解决方案的组成部分，在数字技术之上同时集成了系统、验证及 IP 功能。广泛的解决方案支持软硬件协同验证，通过由 Palladium® Z2 和 Protium™ X2 平台组成的 Dynamic Duo 系统动力双剑实现全系统功耗分析。平台同时支持基于小芯片的 PHY IP 互联，实现面向延迟、带宽和功耗的 PPA 优化目标。
Intgrity 3D-IC 平台支持与 Virtuoso 设计环境和 Allegro 技术的协同设计，通过与 Quantus™ Extraction Solution 提取解决方案和 Tempus™ Timing Signoff Solution 时序签核解决方案提供集成化的 IC 签核提取和 STA，同时还集成了 Sigrity™ 技术产品，Clarity™ 3D Transient Solver，及Celsius™ Thermal Solver 热求解器，从而提供集成化的信号完整性/功耗完整性分析（SI/PI），电磁干扰（EMI），和热分析功能。
全新 Integrity 3D-IC 平台和更广泛的 3D-IC 解决方案组合，建立在 Cadence SoC 卓越设计和系统级创新的坚实基础之上，支持公司的智能系统设计（Intelligent System Design ™）战略。
imec（比利时微电子研究中心）3D系统集成项目，高级 Fellow 兼项目总监，Eric Beyne：
“随着 3D-IC 设计的持续发展，对设计规划和 3D 堆叠裸片系统高效分区的自动化需求也越来越强烈。作为世界领先的纳米电子技术及数字技术研究与创新中心，得益于和 Cadence 的长期合作，我们成功找到了设计分区的自动化方法，以创建最优的 3D 堆叠，通过增加可用存储器带宽进一步提升先进工艺节点设计的性能，并降低功耗。根据我们研究团队在多核高性能设计结果，Cadence Integrity 3D-IC 平台将存储器集成在逻辑流程，实现了跨芯片（cross-die）设计规划、设计实现和多 Die 的STA。”
Lightelligence Inc. 创始人兼首席执行官，沈亦晨博士：
“为了使用光学计算技术推动 AI 的演进加速，我们一直在应用所有芯片设计行业的最新的、最具创造力的技术趋势——多芯片堆叠是其中的一项关键创新。针对构建异构多芯片堆叠设计，拥有一个完全集成的设计规划和实现系统非常重要，该系统可以在单一工具环境内支持多个工艺节点技术。Cadence Integrity 3D-IC 平台提供了集成了设计实现和早期系统级分析功能的统一数据库方案，包括时序签核和电热分析。它帮助我们使用光学计算技术加速 AI 设计，实现下一代创新。”
SaneChips 封装与测试部研发负责人孙拓北：
“构建具有多个小芯片 Chiplet 的 2.5D/3D-IC 设计要求越来越高，比如与硅中介层技术连接的逻辑芯片和高带宽存储器等。为了满足我们的性能标准，需要在考虑到位置、屏蔽和系统完整性要求的同时，进行自动化的中阶层布线，并按照构建逐步修正（correct-by-construction）。Cadence Integrity 3D-IC 平台将优化的中阶层设计实现和系统分析完美集成，提供快速、完整的系统分析，使我们能够提供满足超大规模计算和 5G 通信应用的内存带宽需求的设计。”
