Cadence数字和定制/模拟流程获TSMC最新N3和N4工艺认证_ACT_System_电源_电路_航空_汽车

Cadence数字和定制/模拟流程获TSMC最新N3和N4工艺认证

内容提要

Cadence 和 TSMC 联手进行 N3 和 N4 工艺技术合作，加速赋能移动、人工智能和超大规模计算创新
双方共同客户现可广泛使用已经认证的 N3 和 N4 流程 PDK 进行设计
完整、集成化的 RTL-to-GDS 流程，面向 N3 和 N4 工艺技术，旨在达成最佳 PPA 目标

中国上海，2021 年 10 月 22 日—楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，其数字和定制/模拟流程已获得 TSMC N3 和 N4 工艺技术认证，支持最新的设计规则手册（DRM）。通过持续合作，Cadence 和 TSMC 发布了 TSMC N3 和 N4工艺相应的工艺设计套件（PDK），以加速移动、人工智能和超大规模计算应用的创新。此外，两家公司的共同客户已经成功流片，验证了 Cadence^® 流程和 TSMC 工艺技术所带来的优势。

Cadence 数字和定制/模拟先进工艺节点解决方案支持 Cadence 智能系统设计（Intelligent System Design^™）战略，旨在系统级芯片（SoC）上实现卓越设计。

N3 和 N4 工艺的数字流程认证

Cadence 与 TSMC 密切合作，为 TSMC 先进的 N3 和 N4 工艺技术优化数字流程，以帮助客户实现功耗、性能和面积（PPA）目标并加快产品上市。完整、集成的 RTL 到 GDS 流程包括 CadenceInnovus^™ Implementation System 设计实现系统、Liberate^™ Characterization Solution、Quantus^™ Extrction Solution 寄生提取解决方案、Quantus Field Solver、Tempus^™ Timing Sighoff Solution 时序签核解决方案和 ECO Option，以及 Voltus^™ IC Power Integrity Solution。此外，Cadence Genus^™ Synthesis Solution 综合解决方案和预测性的 iSpatial 技术也可用于 N3 和 N4 工艺技术。

该数字全流程使客户能够成功地基于 TSMC 的 N3 和 N4 工艺进行设计，其中包括：

高效处理大型设计库

在多种单元高度、阈值电压和驱动强度中，Cadence 流程有效地处理这些大型库，确保日益复杂的设计能够实现最佳运行时间。

时序分析准确度

N3 技术需要在库单元表征和静态时序分析（STA）期间有额外的准确性。Cadence 流程经过了加强改进，可以解决所有 N3 时序表征和签核的要求。

准确的电源签核

增加了对 N3 工艺要求的精确漏电计算和新 N3 单元的静态功耗计算的支持。N3 功耗计算的准确度包括不同的功耗成份，例如开关功耗、内部功耗和泄漏功耗，已经在多个工作工艺环境、温度和电压下得到验证。Cadence 流程符合所有 N3 电源签核的要求。

N3 和 N4 工艺的定制化/模拟工具套件认证

Cadence 持续与 TSMC 工程师的长期合作，提供全面的定制 IC、模拟、EM-IR 和混合信号设计解决方案，以解决在 TSMC N3 和 N4 工艺中，设计定制和模拟 IP 时遇到的挑战和复杂问题。通过这次合作，Cadence Virtuoso^® Design Platform、Spectre^® Simulation Platform 和 Voltus-Fi Custom Power Integrity Solution 已经达到了最新的 TSMC N3 和 N4 工艺的 PDK 要求。

N3 和 N4 工艺技术的定制 IC 设计流程包括以下设计解决方案：

Spectre Simulation Platform

提供全面的时域和频域分析能力，包括交流、直流和瞬态仿真，重点是利用 Voltus-Fi Custom Power Integrity Solution 管理大型器件和互连寄生网络、谐波平衡、噪声分析和 EM-IR。

Virtuoso Schematic Editor

提供设计捕捉，并驱动 Virtuoso Layout Suite，实现原理图驱动的版图设计。

Virtuoso ADE Suite

与 Spectre X Simulator 集成，有效的管理环境仿真、统计分析、设计中心化和电路优化。

Virtuoso Layout Suite EXL

为高效的版图实现提供了先进的版图环境，利用交互式的、辅助的性能，提升了独特的基于行的实现方法，用于布局、布线、Filler 和 Dummy 的插入。

混合信号实现流程

在 Virtuoso Design Platform 和 Innovus Implementation System 之间紧密集成，通过一个共同的混合信号开放数据库，为混合信号设计提供更强大的实现方法学，提高工程生产力。

此外，Virtuoso 和 Spectre 平台均已获得 TSMC N3 和 N4 工艺技术的认证。

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“通过与 Cadence 的持续合作，我们的客户能够利用经认证的流程为我们先进的 N3 和 N4 工艺技术提高生产力。”TSMC 设计基础管理副总裁 Suk Lee 说，“TSMC 和 Cadence 的共同努力，将帮助新一代移动、人工智能和超大规模计算应用的客户，轻松地实现 PPA 目标并快速将差异化产品推向市场。”

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“通过与 TSMC 的紧密合作，利用 TSMC 的 N3 和 N4 工艺技术以及我们的数字工具流程和定制/模拟流程方案，我们的客户可以获得最先进的技术和能力，打造极具竞争力的设计。”Cadence 公司资深副总裁兼数字与签核事业部总经理滕晋庆 Chin-Chi Teng 博士表示，“我们不断汲取共同客户的意见，以了解他们的实际设计要求，他们的反馈使我们能够相应地调整我们的流程，进而帮助他们实现卓越的系统级芯片设计。”

来源：Cadence楷登

发布最新版AWR Design Environment Platform，助力先进RF设计

内容提要● AWR V16 版本支持异构技术的不断发展，助力汽车、雷达系统和半导体的 5G 无线和连接系统● 应用 AWR 软件开发的定制化射频到毫米波 IP，现在可以在各个 Cadence 设计工具平台上使用，为无线系统设计提供无缝解决方案● 集成电路、封装和 PCB 射频工作流程的基础性进展缩短了设计周期，以配合客户的产品上市时间表● 完全集成的有限元（FEA）分析求解器技术可提供精确的多物理场（电磁和热）系统分析，具有近线性的可扩展性和容量中国上海，2021 年 6 月 23 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布推出 AWR Design Environment® Version 16 （V16），该版本具有突破性的跨平台互操作性，支持从射频到毫米波（mmWave）知识产权（RF IP）的集成，适用于行业领先的 Cadence® Virtuoso® 设计平台以及 Allegro® PCB 和 IC 封装设计平台的异构技术开发。V16 版本还增加了与 Clarity™ 3D Solver 求解器和 Celsius™ Thermal Solver 热求解器的无缝集成，为大规模复杂射频系统的电热性能分析提供了无限制的容量。新版 AWR Design Environment（包括 Microwave Office® 电路设计软件）使客户能够为汽车、雷达系统和半导体技术高效设计 5G 无线和连接系统，更快地将产品推向市场。与同类竞品的工作流程相比，V16 版本中的平台和求解器集成可使设计周转时间（TAT）缩短 50%。 “要在当下竞争激烈的 5G/无线市场中脱颖而出，客户需要能够支持完整且全面的射频工作流程的解决方案，这种工作流程不是始于芯片终于芯片，而是延伸到整个系统。”Cadence 公司全球研发副总裁 Vinod Kariat 表示，“AWR Design Environment V16 版本所支持的射频工作流程创新，始于设计数据和软件 IP 在跨产品共享和无缝传输方式的基础性进步。在 Cadence 的总体产品架构下，该版本所引入的射频集成水平将真正地提升工程团队的生产力。”要加快射频集成和提升工程设计生产力，平台的互操作性至关重要。AWR Design Environment 可以与 Virtuoso 和 Allegro 平台之间无缝共享设计数据，可消除射频设计和制造布局团队之间的任何脱节，节省了宝贵的工程资源，大幅推进开发周期。通过使用 V16 版本及其内置的电磁（EM）和热嵌入分析，客户的 TAT 缩短了 3 倍以上。该版本的主要功能亮点包括：与 Allegro 集成：确保与 PCB 和 IC 封装设计流程的制造兼容性和射频集成与 Virtuoso 集成：利用 Microwave Office 完成射频前端设计 IP，并将其与 Virtuoso Layout Suite 结合使用，以进行集成电路和模块集成与 Clarity 集成：支持 EM 分析，用于大型射频结构的设计验证，例如模块封装和相控阵馈电网络与 Celsius 集成：为单片微波 IC（MMIC）和 PCB 高功率射频应用提供热分析AWR 增强功能：利用设计自动化和有限元分析（FEA）求解器性能的增强，加速 RF IP 的创建 “在我们推动射频/毫米波 MMIC、RFIC 和多芯片 2.5/3D 封装技术进步的过程中，AWR Design Environment、Allegro PCB/SiP 和 Virtuoso RF 等带有集成电磁求解器技术的 Cadence 平台发挥了至关重要的作用。”HRL Laboratories 先进封装解决方案事业部负责人 Florian Herrault 说道，“借助 Cadence 的射频解决方案，我们的设计团队实现了性能和生产力提升，我们为此感到非常激动。我们现在能够与我们的集成电路、封装和电路板团队共享在 Microwave Office 中创建的 RF IP，这有助于大幅缩短整体设计时间，进而能够更快地将最高质量的产品推向市场。”AWR Design Environment V16 支持 Cadence 智能系统设计™（Intelligent System Design™）战略，旨在助力系统级芯片 (SoC) 设计卓越和系统创新。V16 版平台现已发布并可供下载。如需了解更多信息，请访问 www.cadence.com/go/AWRV16。来源：Cadence楷登