Cadence 数字和定制 / 模拟设计流程获得 TSMC 最新 N3E 和 N4P 工艺认证
内容提要双方联手合作，共同加速新一代移动、人工智能和超大规模设计创新客户积极使用新的 N3E 和 N4P PDK 进行设计Cadence 数字和定制 / 模拟流程经过优化，可支持 N3E 和 N4P 工艺要求，实现了最佳 PPA 结果并提高了设计生产力中国上海，2022 年 6 月 17 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，其数字和定制 / 模拟设计流程已获得 TSMC N3E 和 N4P 工艺认证，支持最新的设计规则手册（DRM）。此外，Cadence 和 TSMC 交付了 N3E 和 N4P 制程设计套件（PDK）和设计流程，以加速客户采用，并推动移动、人工智能和超大规模计算设计创新。双方的共同客户正在积极使用新的 N3E 和 N4P PDK 进行设计，一些测试芯片已经成功流片，有力证明了 Cadence 解决方案可以帮助客户提高工程效率，最大限度地发挥 TSMC 最新工艺技术提供的功耗、性能和面积（PPA）优势。Cadence 的数字和定制 / 模拟先进节点解决方案支持公司的智能系统设计™（Intelligent System Design™）战略，旨在实现系统级芯片（SoC）的卓越设计。■ N3E 和 N4P 工艺的数字全流程认证 ■Cadence 与 TSMC 密切合作，确保其面向 TSMC 先进 N3E 和 N4P 工艺技术的数字全流程经过优化。完整的 RTL-to-GDS 流程包括 Cadence Innovus™ Implementation System、Quantus™ Extraction Solution、Quantus Field Solver、Tempus™ Timing Signoff Solution 及 ECO Option、Pegasus™ Verification System、Liberate™ Characterization Solution 和 Voltus™ IC Power Integrity Solution。此外，Cadence Genus™ Synthesis Solution 和预测性的 iSpatial technology 也支持 TSMC N3E 和 N4P 工艺技术。数字全流程提供了支持 TSMC N3E 和 N4P 工艺技术的几个关键能力，包括实现和签核结果之间的相关性；增强的对通孔支柱（via pillar）支持；有效处理包含很多多高度、多电压阈值（VT）和驱动强度单元的大型标准单元库；低电压单元表征和经过认证的签核时序准确度；以及通过 Quantus Extraction Solution 和 Quantus Field Solver 实现经过认证的提取准确度。■ N3E 和 N4P 定制 / 模拟流程认证 ■Cadence Virtuoso® Design Platform（包括 Virtuoso Schematic Editor、Virtuoso ADE Product Suite 和 Virtuoso Layout Suite EXL）、Spectre® Simulation Platform（包括 Spectre X Simulator、Spectre Accelerated Parallel Simulator（APS）、Spectre eXtensive Partitioning Simulator（XPS）和 Spectre RF Option）以及 Virtuoso Application Library Environment 和 Voltus-Fi Custom Power Integrity Solution 已获得 TSMC N3E 和 N4P 工艺最新认证。Virtuoso Design Platform 的一个独特之处在于可与 Innovus Implementation System 紧密集成，通过使用一个共同的数据库增强了混合信号设计的实现方法学。Virtuoso Application Library Environment 中的 Virtuoso Schematic Editor 的迁移模块已被 TSMC 成功集成并通过验证。Virtuoso Schematic Editor、Virtuoso ADE Suite 和集成的 Spectre X Simulator 已经针对定制设计参考流程（CDRF）进行了优化，用于管理工艺角仿真、统计分析、设计中心化和电路优化。此外，CDRF 的 Virtuoso Layout Suite EXL 也针对高效布局实现进行了加强，为客户提供多项功能，包括一个独特的基于行的实现方法学，它在放置、布线、填充和插入 dummy 上具有交互和辅助功能；加强的模拟迁移和布局重用功能；集成的寄生参数提取和 EM-IR 检查以及集成的物理验证功能。“通过我们最近与 Cadence 的合作，客户可以轻松从我们最新 N3E 和 N4P 工艺技术的功耗和性能大幅改善中受益，以推动设计创新。”TSMC 设计基础设施管理部副总裁 Suk Lee 说，“我们的客户必须以极快的速度完成设计开发，以跟上市场需求，设计流程的认证让客户充满信心，他们相信可以利用我们的技术实现设计目标，更快地将产品推向市场。” “我们的数字和定制 / 模拟流程具有丰富的功能，使我们的客户在创建 N3E 和 N4P 设计时能够实现最佳的 PPA 结果，同时提高工程生产率。”Cadence 公司资深副总裁兼数字和签核事业部总经理 Chin-Chi Teng 博士表示，“通过与 TSMC 的密切合作，我们正在帮助客户在移动、人工智能和超大规模等各种细分市场实现卓越的 SoC 设计，我们期待可以实现更多成功的先进节点创新。” 来源：Cadence楷登
