高速 112G 设计和通道运行裕度

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本文翻译转载于 Cadence blog

作者 Vinod Khera

移动数据的迅速攀升，蓬勃发展的人工智能及机器学习（AI / ML）应用，和 5G 通信对带宽前所未有的需求对现有云数据中心的服务器、存储和网络架构形成了巨大压力。这些颇具挑战性的应用需要高 I / O 带宽和低延迟通信的支持。

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由于超大规模数据中心需要 12.8Tbps 甚至更高的网络交换带宽，ASICs 和 SoC 对 112G SerDes IP 的需求也应运而生。Cadence 的 112G SerDes 技术具有卓越的长距性能、优秀的设计裕度、优化的功耗和面积，是下一代云网络、AI / ML 和 5G 无线应用的理想选择。

SerDes PHY IP 支持 PAM4 和 NRZ 信号调制，以及从 1G 到 112G 的数据传输速率，采用业界领先的模拟-数字转换器（ADC），时钟数据恢复（CDR）和数字信号处理（DSP）技术，可支持 40dB 以上的通道。该技术可实现背板、直连电缆（DAC）、芯片到芯片、以及芯片到模组间的高速数据传输，实现高性能计算（HPC）SoC。采用了 7nm 制程工艺的 Cadence^® 112Gbps 多速率 PAM4 SerDes IP 助力达成业界领先的功耗、性能和面积（PPA）目标，面向下一代云端架构和电信数据中心打造高端口密度的网络产品。

高速 SerDes 的市场趋势

56G / 112G SerDes IP 属于高速 I / O，支持超大规模计算客户所需的指数级流量增长，推动制定采用 8 条 112G 链路的 800G 标准。业界龙头企业已发布了 25.6TB 交换机产品，下一代 51.2TB 产品也即将推出。这些高带宽交换机会使用ASICs，并将 112G PAM4 SerDes 作为基础 IP。支持 51.2TB 交换机的吞吐量需要大量的 I / O，但将其整合至同一个 SoC 则是一大挑战，在封装设计和功耗管理方面都需要作出突破。

在即将推出的协同封装硅片（CPO）解决方案中，裸片和光学多晶粒被集成到同一个封装中，以此避免在 PCB 板上的长距离布线，并拥有更高的吞吐量。得益于支持多插槽配置和芯片间互联的高速 I / O 接口，高带宽以及低延迟，112G SerDes 的另一个应用场景是 AI / ML SoC。5G 应用同样需要高带宽，112G SerDes 也是理想的选择。

挑战

112G SerDes 技术可以满足数据密集型应用对高速互联的需求。但是，长距离连接需要更先进的服务器和网络设备，其设计本身就是巨大的挑战。由于奈奎斯特频率的翻倍，112G 系统的通道损失远超过 56G 系统，解决这一问题需要新的 SerDes 设计方法，如图一所示。

由于系统中的设计缺陷，112G 的部署也面临挑战，如图二所示。SoC 封装，封装到母板阻抗失配，前面板和背板的串扰以及噪声耦合等设计问题均会对误码率（BER）产生显著影响。由于更小的 UI 和更低的 SNR，我们在采用 112G 数据速率的过程中还会遇到更大的挑战。

因此，在设计阶段就确保总体通道性能满足 IEEE 标准至关重要。通道性能不应仅依据插入损耗判断。IEEE 标准指出，应将通道运行裕度（COM）作为测量标准。通过预先规定 COM 的最小值，这一标准允许设计师在满足 BER 规范的前提下自行选择优化信号缺陷和均衡方案。在包括 RX / TX 规范、串扰、抖动、码间干扰（ISI）和噪声等多维设计空间中，优秀的设计应该考虑 COM 的最大值。COM 的目的是用最少的指定 SerDes 对系统中的通道进行表征化，但是 COM 也可以检查高速串行系统的互操作裕度。根据 IEEE 802.3ck 规范对 112G 的规定，COM 裕度不得小于 3dB。

Cadence 112G SerDes PHY IP

为了补偿上述提及的无法避免的设计缺陷和挑战，IP 供应商为其 IP 设计了更高的裕度。Cadence 112G Extended Long-Reach（ELR）PHY IP 提供额外的性能裕度，通过反射消除和增强的 DSP 来应对设计缺陷。这些增强让我们为高损耗和高反射的通道提供更高的裕度。这些对生产系统行之有效的特性包括：

基于第四代设计和优化的成熟解决方案
在 Cadence 测试芯片和客户产品上经过验证的架构
超越 IEEE 规范的性能
可编程的反射消除逻辑可有效减少设计缺陷，并降低产品生产风险，加速上市进度
基于固件的调整，智能功耗优化和片上温度传感器等内置智能工具

来源：Cadence楷登

Cadence 在TSMC N5工艺上演示面向PCI Express 6.0规范的IP测试芯片

设计套件现在可供早期采用者使用中国上海，2021 年 10 月 22 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布发布支持 TSMC N5 工艺的 PCI Express®（PCIe®）6.0 规范 Cadence® IP。这款面向 PCIe 6.0 的 Cadence IP 包括基于 DSP 的高性能 PHY 和功能丰富的配套控制器，为超大规模计算和 5G 通信（包括网络、新型内存和存储）的新一代应用提供优化的性能和吞吐量。面向 PCIe 6.0 的 Cadence IP 的早期采用者现在可以使用相应的设计套件。Cadence 的这款 5 纳米 PCIe 6.0 PHY 测试芯片在所有 PCIe 速率下都表现出了出色的电性能。PAM4/NRZ 双模发射器提供了最佳的信号完整性、对称性和线性度，并且抖动极低。基于 DSP 的接收器展现了强大的数据恢复能力，同时在 64GT/s 下能承受恶劣的信号损坏和超过 35dB 的通道损耗。此外，PHY 中的先进 DSP 内核提供了连续的后台自适应，以监测和补偿环境因素引起的信号波动，实现增强的可靠性。 Cadence PCIe 6.0 控制器 IP 旨在提供最高的链路吞吐量和利用率，同时以极低的延迟运行。高度可扩展的多包处理架构在 x16 配置下支持多达 1024 位宽的数据路径，同时在 1GHz 下运行，以实现 128Gbps 的最大聚合带宽。这款控制器 IP 功能丰富，支持所有新的 PCIe 6.0 功能，包括 PAM4 信令、前向纠错（FEC）、FLIT 编码和 L0p 电源状态，同时可保持完整的向下兼容性。2021 年 7 月，Cadence PCIe 6.0 子系统测试芯片在 TSMC N5 工艺上完成流片。该子系统测试芯片集成了第二代功耗、性能和面积（PPA）优化的 PCIe 6.0 PHY 与 PCIe 6.0 控制器。该子系统测试芯片使 Cadence 能够在系统层面验证 PCIe 6.0 PHY 和控制器功能，并进行严格的合规性和压力测试，以确保普遍的互操作性和可靠性。“ “与我们长期的生态系统合作伙伴 Cadence 的密切合作，使下一代设计能够从我们的先进技术带来的功耗、性能和面积显著提升的优势中受益。”TSMC 设计基础管理副总裁 Suk Lee 表示，“此次合作将 Cadence 领先的 IP 解决方案与 TSMC 的 5 纳米工艺技术相结合，将帮助我们共同的客户实现最具挑战性的功耗和性能要求目标，并快速地将差异化的产品推向市场。”” “ “早期采用者现已开始探索新的 PCIe6 规范，我们期待看到他们利用 TSMC 和 Cadence 技术取得成效。”Cadence 公司全球副总裁兼 IP 部总经理 Sanjive Agarwala 表示，“自 2019 年推出第一代 112G-LR SerDes IP 以来，我们一直在部署基于 PAM4 的 IP，我们在 PAM4 技术方面的丰富专业知识，加上与 TSMC 的紧密合作，为我们成功推出 PCIe6 产品奠定了坚实的基础。” ” 面向 PCIe 6.0 规范的 Cadence IP 支持 Cadence 的智能系统设计战略（Intelligent System Design™），该战略实现了 SoC 的卓越设计。Cadence 针对 TSMC 先进工艺的全面设计 IP 解决方案产品组合还包括 112G、56G、裸片对裸片（D2D）和高级存储器 IP 解决方案。来源：Cadence楷登