3D-IC 设计之自底向上实现流程与高效数据管理_System_电路_航空_汽车_电子_消费电子_芯片

3D-IC 设计之自底向上实现流程与高效数据管理

本文作者：许立新

Cadence 公司 DSG Product Validation Group

随着 3D-IC 的制造工艺的不断发展，3D-IC 的堆叠方式愈发灵活，从需要基板作为两个芯片互联的桥梁，发展到如今可以做到多颗芯片灵活堆叠，芯片设计团队要实现质量最佳、满足工期要求、具有成本效益的设计，面临着如何建立正确的 3D-IC 设计实现流程和如何实现设计数据&项目的高效管理的挑战。

解决这个挑战，就要求设计环境可以预先掌握设计意图、支持设计模型简化，进而达成系统的整体规划，获得系统级效应（如热和功耗）所提供的早期反馈，并透过实现和分析的无缝迭代达到同时兼顾芯片和封装效应的最佳系统设计效果。

Integrity 3D-IC 平台具有强大的数据管理功能，能够实现跨团队的一键数据同步与更新。同时，Integrity 3D-IC 支持灵活的 3D-IC 实现流程，配合其高效的数据管理机制，可以让用户在流程中的多个关键阶段接入内嵌的分析平台，进而实现整个系统的快速迭代和 ECO。

通过系统规划器为 3D 系统提供独特的层次化设计和优化功能
通过与 Innovus^™ Implementation System 基于 Tcl 的实时直接集成，提供完整的堆叠管理、芯片到封装的信号映射以及先进的 Bump 和 TSV 规划功能
高效的数据库，可对每一层堆叠结构进行层次化的多级表示

Integrity 3D-IC 自底向上的实现流程

顶层规划
物理与逻辑连接的设计和优化
物理实现的自动化流程

与传统的芯片层次化设计一样，3D-IC 的实现流程也有自底向上与自顶向下之分，但无论哪种方法，其目标都是将设计划分成若干个芯片的数据包分别做物理实现。Integrity 3D-IC 可以轻松将两个芯片的数据包组合，并且在此基础上完成 3D 系统的布局规划和片间互联优化。与此同时，Integrity 3D-IC 平台拥有多种针对 Bump 规划以及优化的新特性，帮助用户达成更高性能的设计。

顶层规划

当用户已经有芯片的数据包，无论该数据包处于原型阶段还是已部分物理实现，Integrity 3D-IC 均可以利用其建立 3D-IC 系统顶层的堆叠与连接。并且 Integrity 3D-IC 可以支持灵活的顶层逻辑描述格式：用户可以使用常规的 verilog 网表或 Integrity 3D-IC 标准的连接描述文件格式，从而可以帮助用户快速将前端顶层系统设计转化为真实的顶层逻辑连接。

物理与逻辑连接的设计和优化

完成顶层设计后，我们需要对片间互联的 Bump 模式进行设计，并将信号与 Bump 关联以实现逻辑和物理的数据通路。通常这个过程需要跨团队多次迭代从而实现 Bump 数量和上下芯片间信号线长的平衡，这个迭代常常为了保留余量而过度设计，导致损失部分系统性能，如下图：

用户需要多次尝试以评估数据从 A 通道还是 B 通道传输才能得到最短的线长。当设计中存在数万乃至数十万个 Bump 的时候，这就变成一个难以完成的任务。

Integrity 3D-IC 可以根据设计的物理信息自动获得最优的信号与 Bump 关联方案，帮助用户用最短的时间得到最佳的 Bump pattern 设计。与此同时，对于一些需要用户定制的数据通路，工具可以根据用户提供的映射关系将所需的信号与 Bump 准确的关联。这个特性可以让用户如同堆乐高积木一般实现多芯片堆叠和信号通路设计。

物理实现的自动化流程

Integrity 3D-IC 支持完整的 3D-IC 物理实现流程。工具已经将 3D-IC 设计中所需要的特殊处理整合简化，如下图所示，对于用户而言，只需要在 floorplan 阶段针对 Bump 做标准流程处理，即可继续往下进行。而到了绕线的环节，工具的绕线引擎对于 Bump 的连接已经有着良好的支持，用户可以通过工具轻松的实现 Bump 绕线自动化。如图所示，工具可识别出 Bump 的位置并正确的连线打孔。

Integrity 3D-IC 的高效数据管理

iHDB (Integrity Hierarchical Database)
数据的同步

在 3D-IC 设计中，用户需要管理的不再是一颗芯片的数据，而是若干个芯片，跨越架构设计，后端实现，封装设计，设计签核的多团队，不同类型的数据管理。在项目进展过程中如果发生 ECO，通常需要经过层层沟通，耗时费力易出错。Integrity 3D-IC 提供了一套高效的数据管理架构（iHDB），并且可以通过工具将某一个步骤发生的 ECO 正确的传播到各个团队所需要的数据包中，从而避免了人为沟通检查的时间损耗。

iHDB（Integrity Hierarchical Database）

iHDB 的层次化框架如下图所示，它可以让用户将业界多种形式的标准数据转化成 iHDB 的层次化结构进行存储。并且其提供 Tcl 接口让用户可以轻松读写芯片不同阶段不同类型的数据。用户可以通过这个框架管理不同项目节点的存档，确保不同设计者之间交付的数据版本一致性，并可以实现快速的交叉检查。

数据的同步

在 3D-IC 设计过程中，用户可能在任意阶段做 ECO 或分析，Integrity 3D-IC 提供极为强大的数据同步功能，用户只需要用一条命令就可以完成数据的更新和同步，并可以直接在 Integrity 3D-IC 中启用分析签核工具读取更新过后的数据做分析。这可以大大提高不同团队之间互相交付输入件的效率，进而加快项目收敛。

凭借 Cadence 在模拟和数字 IC 设计，封装设计以及 PCB 设计领域提供的全方面 EDA 工具产品的集成，Cadence Integrity 3D-IC 通过统一的层次化数据库结构，利用 Cadence 业界领先的数字 / 模拟 / 封装以及签核技术，实现了让用户可以在系统规划和实现流程的早期就进行系统分析和设计迭代，达到系统 PPA 驱动的高性能 3D-IC 设计效果，同时可以避免高昂的过度设计成本。

来源：Cadence楷登

3D-IC 设计之早期三维布图综合以及层次化设计方法

本文作者：杨翰琪Cadence 公司 DSG Product Engineering Group // 对于大规模的芯片设计，自上而下是三维集成电路的一种常见设计流程。在三维布局中，可以将原始二维布局中相距较远的模块放到上下两层芯片中，从而在垂直方向相连，减少模块之间的线网长度。与二维集成电路相比，三维集成电路具有线网长度短、功耗低、性能高、封装尺寸小以及良率好的优势。大规模的芯片设计的关注点:如何实现自上而下的设计流程如何把一个二维集成电路的网表进行切分得到三维集成电路的网表如何控制不同层芯片之间互连信号的数目如何规划每个模块在三维布局中的位置和形状Integrity 3D-IC 早期三维布图综合功能，可以帮助用户实现三维集成电路自动的模块布局、模块形状优化和网表切分，对三维布局做快速的探索，将以往层次化设计中手动工作几周的时间缩短为几个小时。今天我们主要介绍 Integrity 3D-IC 的特色功能之一：早期三维布图综合以及层次化设计方法 01 Integrity 3D-IC 早期三维布图综合• 早期布图综合（Early Floorplan Synthesis，EFS）• 三维布图综合• 线网长度与芯片间互连信号数目的折中• 异构芯片的堆叠早期布图综合（Early Floorplan Synthesis，EFS）对于大规模的芯片设计，各个模块的布局布线会在 RTL 开始了一段时间之后进行，而芯片顶层的设计规划需要在网表成熟之前就开始，这个阶段的顶层规划往往很难创建，尤其是这个时候各个模块还在不断地优化。所以我们提供了早期布图综合这样一个功能，去自动且快速地进行模块布局，帮助用户在有完整网表、部分网表、甚至还没有网表的时候，对布局进行一系列的探索。使用 EFS，工具可以做时序驱动的模块布局，优化模块的形状，在满足模块的利用率的前提下，尽量压缩减小芯片面积。同时 EFS 也支持其他约束，包括模块的宽长比、利用率、是否允许直通（feedthrough），以及布线通道的宽度等。三维布图综合芯片层数的增加扩大了解空间，使得三维集成电路布图规划更加困难。基于 EFS，Integrity 3D-IC 进一步增强并推出了三维布图综合功能，在三维空间内对模块进行自动布局，并且进行各模块的形状调整，从而优化芯片面积，线网长度和层间过孔数据。另外，Integrity 3D-IC 还支持用户预分配模块到某层芯片或者预摆放到某个位置。线网长度与芯片间互连信号数目的折中减小系统线网长度会不可避免地增加芯片间的互连信号数目。而由于 Bump / TSV 间距以及面积的限制，在做三维布图综合时需要控制芯片之间互连信号的数目。Integrity 3D-IC 可以很好地权衡二者，通过参数调整，帮助用户快速地预览结果并进行三维布局以及分割的探索。异构芯片的堆叠把不同制程的逻辑芯片堆叠在一起，既可以满足性能需求，也能有更好的良率及更低的制造成本。Integrity 3D-IC 同样支持异构三维集成电路的布图综合，给不同的模块分配合适的工艺制程。 02 层次化设计方法• 层次化结构重建• 基于逻辑深度的时序预算层次化结构重建基于三维空间模块布局的结果，Integrity 3D-IC 会将原来二维的网表进行层次化结构的重建，在系统顶层产生 Top Die 和 Bottom Die 两个层次化结构，把各个模块分配给上层芯片和下层芯片，得到新的三维集成电路的网表。在此过程中，Integrity 3D-IC 可以自动创建上层芯片与封装 PKG 相连所需要的 Feed Through，并且更新系列相关的时序约束信息、翻转计数格式文件等。基于逻辑深度的时序预算在层次化设计流程中，系统的时序约束需要正确地映射到相对应的各层芯片中。在早期，可以通过基于时钟周期的方法做快速的时序预算，给上下层芯片按指定比例分配合适的时序约束文件。为了得到更加准确的时序预算，可以在 Integrity 3D-IC 使用基于逻辑深度的时序预算。基于逻辑深度的时序预算会根据最长的逻辑路径给芯片做好时序的裕量的分配，并且允许用户灵活地对逻辑路径上的组合逻辑单元、时序逻辑单元等设置权重，另外扇出也会被考虑在内。从设计初始就充分考虑三维实现的自由度能提供最佳系统性能。Integrity 3D-IC 助力架构和布图规划设计师从全局考虑不同模块在三维空间多层级上的逻辑物理分布。通过 Cadence 强大的的层次化早期布图规划算法实现不同单元、模块、IP 在不同层次晶粒的最优分配，将 3D-IC 优势发挥到极致。Integrity 3D-IC 资料包-Cadence Integrity 3D-IC 平台产品手册-3D-IC Early Floorplan Synthesis（EFS）and Partition PPT ◁左右滑动查看更多▷注册成功且通过 Cadence 审核的用户可获得完整版 PPT 资料。注：审核通过后 Cadence 会将 PPT 发送至您的邮箱，提供您的公司邮箱地址通过审核的几率更大哦！来源：Cadence楷登