本文作者:柏嘉玮
Cadence 公司 DSG Product Engineering Group
今天我们来介绍 Integrity 3D-IC 的特色功能之一:
Memory-on-Logic 三维芯片堆叠设计流程
What is Memory-on-Logic?
Memory 指的是记忆存储单元;Logic 指的是运算单元或处理单元。
Memory-on-logic(MoL)堆叠顾名思义,就是将存储单元通过三维堆叠的设计方式,放置在运算单元所在裸片的上层裸片中,从而实现三维集成电路的三维堆叠结构。
Why is Memory-on-Logic?
我们现在正处于高速发展的人工智能时代,对计算机算力的需求日益旺盛,同时也对相关的集成电路芯片提出了更高的性能要求。
然而算力需求的快速增长和有限的算力提升速度形成了尖锐的矛盾,其具体表现在两个方面:一是如今的摩尔定律越来越难以维系,器件尺寸微缩越来越困难;二个是现有的计算机架构——冯诺依曼存算分离架构的缺陷开始凸显,出现了所谓的内存墙限制(Memory Wall Limitation)。
MoL 三维堆叠结构为上述瓶颈提供了解决思路。对于后摩尔时代背景下的工艺瓶颈,三维堆叠可以有效提升单位投影面积中晶体管的数目,3D-IC 从方法学角度提供了一种延续摩尔定律的可能;对于存算分离所引起的内存墙限制,通过把存储单元通过三维堆叠放置到逻辑运算单元的正上方,尽可能缩短数据传输距离,从而进一步提升芯片性能,降低数据传输的功耗。此外,通过 3D-IC Memory-on-Logic 结构还可以对上下裸片采用不同的工艺制程,从而降低整体芯片的制造成本。
How to do Memory-on-Logic?
后端实现流程如下图所示,对比传统二维芯片,三维 MoL 芯片基于 3D-IC 专用物理后端实现平台——Integrity 3D-IC,从 floorplan 阶段开始就加入 3D-IC 的设计方法,通过 3D Mixed Placer 引擎同时进行 Macro Cells 和 Standard Cells 的自动布局,建立 Pseudo-3D 时序收敛流程,从而实现 3D-IC MoL 的迭代优化、时钟树综合、自动绕线等步骤,在签核阶段还可以通过 Integrity 3D-IC 平台来调用各类 Signoff 工具实现各项签核。
1. 3D Mixed Placement
规划 Floorplan 是传统数字后端实现流程早期的一个重要阶段,主要目标之一便是 Macro Cells 的放置。传统 Floorplan 的规划需要经过设计工程师多次的设计迭代,从而获得一个互连线长尽量短、时序尽量收敛的 Floorplan 以供之后阶段进行自动布局布线。如今,采用 Mixed Placement 实现流程,Macro Cells 和 Standard Cells 通过由拥塞、互连线长和时序驱动的 Mixed Placer 引擎同时进行放置,与传统流程相比,Mixed Placement 可以大量减少设计工程师的手动工作量,从而实现更短的项目实现时间,并达到相当甚至更好的性能质量。而在最新的 Integrity 3D-IC 实现平台,Mixed Placement 功能可以完美继承到 3D-IC MoL 实现流程中,在进行 3D-IC Placement 的过程中帮助工程师用尽可能短的时间,获得满足要求的 Floorplan。3D-IC MoL Mixed Placement 引擎同样由时序驱动,同时摆放 Macro Cells 和 Standard Cells,同时如图中所示,还能支持在上层裸片中 80% 以上的高密度放置。
2. Pseudo-3D Timing Closure Flow
在完成初步的 3D-IC MoL Floorplan 之后,可以在 Integrity 3D-IC 平台中通过命令来建立 Pseudo-3D 时序收敛流程,完成 3D-IC MoL 的版图实现。主要分为 3D 层次化结构的重建、Bump 物理位置分配、Pseudo-3D 自动布局布线、以及 3D-IC 数据库的建立。
存算一体和近存计算是解决 CPU / GPU / NPU 总线和大规模片上网络拥塞的有效手段。
通过 Integrity 3D-IC 特有的内存单元逻辑单元三维布局优化,芯片设计师可以更容易的实现高性能高带宽的系统设计,从而或者缩小原有系统封装面积或者进一步提高原有系统 PPA。