Cadence Integrity 3D-IC 平台获得台积电 3DFabric 技术认证_ACT_System

Cadence Integrity 3D-IC 平台获得台积电 3DFabric 技术认证

内容提要

Cadence 的 Integrity 3D-IC 平台是业内首个将系统规划、芯片和封装实现以及系统级分析整合到同一个平台的全方位解决方案，同时此全流程解决方案也获得了台积电的 3DFabric 技术认证。
台积电与 Cadence 合作，携手开发台积电的 3Dblox 新标准，助力推进 3D-IC 设计
双方的共同客户可加快多芯粒设计的周转时间

中国上海，2022 年 11 月 2 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，领先的 Cadence^® Integrity^™ 3D-IC 平台已获得台积电 3DFabricTM 技术认证，满足所有相关的参考设计流程标准，包括 Integrated Fan-Out（InFO）、Chip-on-Wafer-on-Substrate（CoWoS^®）和 System-on-Integrated-Chips（TSMC-SoIC^™）技术。作为双方合作的一部分，Cadence 支持台积电 3DbloxTM 标准，帮助客户在 5G、人工智能、移动、超大规模计算和物联网应用领域加快先进的多晶片封装设计。

Cadence Integrity 3D-IC 平台集系统规划、实现、Cadence Allegro^® X 封装技术和系统级分析于一身，是业界领先的全流程平台，支持台积电的 3Dblox 新标准，该标准可加快复杂系统的 3D 前端设计划分。

3Dblox 可简化设计方法的关键环节，实现芯粒复用，通过 Cadence Voltus^™ IC Power Integrity Solution 和 Celsius^™ Thermal Solver 为 Cadence 系统分析工具提供无缝接口，用于早期电源分配网络（PDN）和热分析，通过 Cadence Quantus^™ Extraction Solution 和 Tempus^™ Timing Signoff Solution 提供提取和静态时序分析，通过 Cadence Pegasus^™ Verification System 提供系统级版图和原理图对照（LVS）检查。

Cadence 新的 Allegro Substrate Router（ASR）技术与 Allegro X 封装技术集成，可实现超高密度晶片间以及晶片与封装间的 RDL 自动布线。

“在如今的电子市场上，在开发高度复杂的 3D-IC 以推动新的应用领域时，客户希望获得他们能够获得的一切优势。Cadence Integrity 3D-IC 平台获得了台积电 3DFabric 技术认证，二者的结合可帮助我们的共同客户显著提高设计效率，快速地向市场推出先进的多芯片解决方案。”

—— Dan Kochpatcharin

台积电设计基础设施管理部负责人

“我们的 Integrity 3D-IC 平台集系统规划、封装和系统级分析于一身，为客户提供了无缝的设计创建能力和全面的签核流程，可支持台积电的 3DFabric 技术。通过继续与台积电合作，我们为客户提供了一种有效的方法来利用最新的 3D 芯片和多晶片技术，同时不会对上市时间产生不良影响。”

—— Chin-Chi Teng 博士

Cadence 公司资深副总裁

兼数字和签核事业部总经理

Cadence Integrity 3D-IC 平台是公司 3D-IC 产品系列中的一员，支持 Cadence 智能系统设计（Intelligent System Design^™）战略，可助力实现卓越的系统级芯片（SoC）设计。

来源：Cadence楷登

Cadence High-Speed Ethernet Controller IP上市

全新 Cadence High-Speed Ethernet Controller IP 系列速度高达 800Gbps 的以太网子系统解决方案，助力实现硅验证内容提要🔸 High-Speed Ethernet Controller (MAC/PCS/FEC) IP 系列与 Cadence SerDes PHY IP 联合实现高达 800G 的完整以太网子系统解决方案🔸 支持单通道和多通道以太网应用，符合 IEEE 802.3 和以太网技术联盟规范🔸 经过硅验证的集成子系统提供了最佳 PPA 并简化 SoC 设计中国上海，2022年4月13日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布推出 Cadence® High-Speed Ethernet Controller IP 系列产品，其中包括高达 800G 的完整以太网子系统解决方案，以及面向先进工艺节点的 Cadence SerDes PHY IP。该控制器 IP以低延迟、高速为特点，针对功耗、性能和面积(PPA) 进行了优化，扩展了Cadence 的Ethernet Controller IP 组合，非常适合新一代云、人工智能和机器学习(AI/ML) 以及 5G 基础设施中的各类以太网应用。目前，Cadence 正在与一些客户达成合作，此新产品系列获得了一些正向反馈。新的控制器系列支持 100G、200G、400G 和 800G 以太网的不同累加带宽，并提供以下功能：支持单通道和多通道以太网解决方案，符合 IEEE 802.3 和以太网技术联盟的规范IP 提供全功能的媒体访问控制 (MAC)、物理编码子层 (PCS)、前向纠错 (FEC) 和物理介质附件 (PMA) 块，以构成完整架构集成的 FEC 支持，包括 RS(528,514)、RS(544,514)、Firecode 和以太网技术联盟低延迟 RS FEC，使客户能够根据自己的应用需求灵活选择最佳方案加上 Cadence 领先的 112G/56G 和其他以太网 SerDes PHY IP，Cadence 可以借助集成 PHY 和控制器交付完整的子系统，使客户能够轻松集成并精简其 SoC 设计。集成子系统在 AI/ML 客户应用中通过了硅验证，可提供更好的 PPA 结果。“云、AI/ML 和 5G 的爆炸性带宽需求推动了以太网协议的发展，并加速了 800G 以太网的市场采用。” Cadence 公司副总裁兼 IP 事业部产品总监 Rishi Chugh 说，“Cadence 继续在设计和接口 IP 方面投资，以满足客户快速发展的需求。Cadence 高速以太网子系统解决方案具有一流的 PHY 和功能丰富的控制器 IP，进一步巩固了我们在高性能连接 IP 产品方面的领先地位。” High-Speed Ethernet Controller IP 系列和集成子系统解决方案扩展了 Cadence 的以太网 IP 组合，支持 Cadence 的智能系统设计™ (Intelligent System Design™) 战略，旨在实现 SoC 的卓越设计。以上产品现已全面上市，可供广大客户使用。来源：Cadence楷登