3D-IC 未来已来
Cadence 公司 DSG Product Validation Group
摩尔定律在工艺复杂度和经济高成本双重压力下步履蹒跚，伴随疫情的全球形势变化又给整个半导体行业供应链带来巨大的压力。在技术和环境的双重限制下，3D-IC 从发明之初锦上添花的技术晋身显学，被无数企业视作在现有环境下提高系统集成度和全系统性能的必不可少的解决方案。
不知不觉间，行业文章和会议开始言必称 chiplet —— 就像曾经的言必称 AI 一样。这种热度对于 3D-IC 的从业人员，无论是 3D-IC 制造、EDA、还是 3D-IC 设计，都是好事。但在我们相信 3D-IC 之路是 Do Right Things 的同时，如何 Do Things Right 也愈发重要。
Cadence 在 3D-IC 道路上已经探索了很多年，全新 Integrity 3D-IC 平台的研发基于十几年的探索、先进客户的使用经验、和先进制程流片封装经验，在 2019 年正式启动，如今已经拥有包括 3D-IC 系统顶层规划、堆叠设计、中介层绕线、自底向上、自顶向下、MoL 近存运算、LoL 逻辑切分等子流程在内的全套设计方法学和工具，以及包括电、热、时序、功耗、设计规则检查等在内的全套系统性能分析和设计签核工具，辅以强大便捷的流程管理器和 3D 可视化界面，使能系统设计芯片设计者最大限度的发挥想象力高质量的实现各种复杂 3D-IC 设计。
在刚刚结束的 TSMC 开放创新平台大会上，Cadence 更是成为唯一一家获得 TSMC 3DFabric 全流程（系统规划、实现及系统级签核）认证的合作伙伴。
3D-IC 设计不同于传统意义上的 2D 设计，2D 芯片经过几十年的发展已经在设计、制造、封装角度形成了固定的流程。而 3D-IC 设计中系统设计会在很大程度上被最终的流片厂封装厂甚至 TSV / Bump 提供商的具体制造方案影响。这也是为什么传统 3D-IC 设计是由封装团队而不是设计团队或者完成 3D 系统设计或者制定出对每个晶粒的约束条件，并且由设计团队参考封装约束条件实现芯片的物理设计。
但伴随着 3D-IC 从一种可选的技术方案走向集成度或系统性能驱动的必选方案，如何提高原封装驱动的设计流程的自动化以及如何从系统角度得到全系统性能、功耗、面积、散热的最优化设计已经变得越来越重要。并且在此基础上还要考虑不同 3D 制造、封装方案对系统设计的影响。再考虑到设计不同阶段和不同步骤的设计意图交互和数据交互以及 ECO 需求，这一切都不是原有基于不同设计团队的不同点工具所能轻松解决的。
该方案可以在最大限度上提高设计在不同 3D-IC 制造方案的可迁移性，从而最大程度减少芯片设计团队对于 3D-IC 先进封装技术的学习成本、封装设计团队对芯片设计技术的学习成本、系统多物理验证和签核团队对芯片设计和封装设计的学习成本，从而使团队中的每个角色专注于自己所熟悉的领域，更快的实现 3D-IC 产品全系统的设计收敛和签核,通过传统工艺实现更高系统集成度，或在先进工艺节点或异构集成系统上进一步提高数据带宽、吞吐率和传统的性能、功耗、面积等综合系统指标。
Integrity 3D-IC 平台的推出只是开始，我们期待越来越多的设计者借助 Integrity 3D-IC 将两维设计平面拓展到三维设计空间，来实现 5G / 6G 通讯、人工智能、数据中心、高性能移动处理器、汽车电子等越来越先进的创新需求，为人类的生产生活开创更加美好的未来！
