首页/文章/ 详情

Cadence 推出 EMX Designer,在片上无源元件综合上提供超过 10 倍的性能提升

8小时前浏览2
新产品 EMX Designer 可用于一系列无源器件的综合,与其他解决方案相比,速度显著提升。    
  

中国上海,2023 年 4 月 14 日——楷登电子(美国 Cadence 公司,NASDAQ:CDNS)今日宣布推出新产品 Cadence® EMX® Designer,这是一项无源器件综合和优化技术,可在几秒钟内提供通过设计规则检查(DRC)的参数化单元(PCell)和无源器件的精确电磁(EM)模型,如电感、变压器、T 型线圈等。EMX Designer 解决方案与 Cadence Virtuoso® ADE Product Suite 无缝集成,与其他解决方案相比,综合速度提升 10 倍以上,生产力得到了显著提高。

使用 EMX Designer,用户可以根据电气和几何要求,快速综合无源器件,完成设计规则检查,只需按下按钮即可完成整个过程。EMX Designer PCell 灵活性极高,能够利用 Virtuoso 平台内一系列易于使用的界面选项,轻松修改单元以满足设计人员的确切 layout 要求。EMX Designer 可与堪称“业内黄金标准”的电磁建模引擎 EMX 3D Planar Solver 结合使用,确保生成的模型具有一流的准确度。与 Virtuoso 平台的紧密集成有助于用户使用各种选项来绘制和附加结果。


“pSemi 评估了 Cadence EMX Designer 解决方案的性能,因为我们希望为我们的专有 PDK 实现无源器件创建和优化过程的自动化,”pSemi 工程基础设施副总裁 John Sung ,“EMX Designer 完全满足我们对于 PCell 灵活性、速度和准确度的要求。它可以无缝集成到 Cadence 设计流程中,帮助我们的设计团队提高生产力。”

   

“新推出的 EMX Designer 解决方案为我们领先的定制 IC 设计流程添加了一项关键的技术,能够在极短的时间内提供非常灵活的无源器件 PCell,同时显著提升生产力,”Cadence 公司高级副总裁兼定制 IC 与PCB 事业部总经理 Tom Beckley 说道,“我们很高兴能为客户提供一个更广泛、高度差异化、完整且高效的 IC 设计平台,解决从设计早期阶段到签核和收敛在内的各种挑战。”

   

“使用 Cadence 最新推出的 EMX Designer,我们的团队能够提高生产力,并缩短设计周期,”Ubilite 首席执行官 Peter Gammel 说,“我们成功提高了无源器件综合的性能,同时在先进制程节点上节省了 20% 的面积。EMX Designer 为我们提供了一个多功能的无源器件库,能够在所有制程节点上以极快的速度提供准确度极高的结果。”

EMX Designer 解决方案与 Cadence EMX 3D Planar Solver 无缝集成,为 Cadence 智能系统设计(Cadence Intelligent System Design)战略提供进一步支持,助力实现系统级芯片(SoC)卓越设计和系统创新。       

来源:Cadence楷登
System电路航空汽车电子消费电子芯片Cadence电气
著作权归作者所有,欢迎分享,未经许可,不得转载
首次发布时间:2025-10-02
最近编辑:8小时前
Cadence楷登
签名征集中
获赞 0粉丝 86文章 395课程 0
点赞
收藏
作者推荐

3D-IC 未来已来

本文作者:李玉童Cadence 公司 DSG Product Validation Group —— 这是个最好的时代,也是个最坏的时代。 摩尔定律在工艺复杂度和经济高成本双重压力下步履蹒跚,伴随疫情的全球形势变化又给整个半导体行业供应链带来巨大的压力。在技术和环境的双重限制下,3D-IC 从发明之初锦上添花的技术晋身显学,被无数企业视作在现有环境下提高系统集成度和全系统性能的必不可少的解决方案。不知不觉间,行业文章和会议开始言必称 chiplet —— 就像曾经的言必称 AI 一样。这种热度对于 3D-IC 的从业人员,无论是 3D-IC 制造、EDA、还是 3D-IC 设计,都是好事。但在我们相信 3D-IC 之路是 Do Right Things 的同时,如何 Do Things Right 也愈发重要。Cadence 在 3D-IC 道路上已经探索了很多年,全新 Integrity 3D-IC 平台的研发基于十几年的探索、先进客户的使用经验、和先进制程流片封装经验,在 2019 年正式启动,如今已经拥有包括 3D-IC 系统顶层规划、堆叠设计、中介层绕线、自底向上、自顶向下、MoL 近存运算、LoL 逻辑切分等子流程在内的全套设计方法学和工具,以及包括电、热、时序、功耗、设计规则检查等在内的全套系统性能分析和设计签核工具,辅以强大便捷的流程管理器和 3D 可视化界面,使能系统设计芯片设计者最大限度的发挥想象力高质量的实现各种复杂 3D-IC 设计。 在刚刚结束的 TSMC 开放创新平台大会上,Cadence 更是成为唯一一家获得 TSMC 3DFabric 全流程(系统规划、实现及系统级签核)认证的合作伙伴。 3D-IC 设计不同于传统意义上的 2D 设计,2D 芯片经过几十年的发展已经在设计、制造、封装角度形成了固定的流程。而 3D-IC 设计中系统设计会在很大程度上被最终的流片厂封装厂甚至 TSV / Bump 提供商的具体制造方案影响。这也是为什么传统 3D-IC 设计是由封装团队而不是设计团队或者完成 3D 系统设计或者制定出对每个晶粒的约束条件,并且由设计团队参考封装约束条件实现芯片的物理设计。但伴随着 3D-IC 从一种可选的技术方案走向集成度或系统性能驱动的必选方案,如何提高原封装驱动的设计流程的自动化以及如何从系统角度得到全系统性能、功耗、面积、散热的最优化设计已经变得越来越重要。并且在此基础上还要考虑不同 3D 制造、封装方案对系统设计的影响。再考虑到设计不同阶段和不同步骤的设计意图交互和数据交互以及 ECO 需求,这一切都不是原有基于不同设计团队的不同点工具所能轻松解决的。 在过去的几个月里,我们为大家推出了一系列的文章,涵盖了通过 Integrity 3D-IC 平台的从系统规划、中介层布线自底向上实现、早期三维布图综合及层次化设计 Memory-on-Logic 堆叠实现三维寄生参数提取和静态时序分析等步骤和流程在内的全流程解决方案:• 3D-IC 设计之如何实现高效的系统级规划• 3D-IC 设计之中介层自动布线• 3D-IC 设计之自底向上实现流程与高效数据管理• 3D-IC 设计之早期三维布图综合以及层次化设计• 3D-IC 设计之 Memory-on-Logic 堆叠实现流程• 3D-IC 设计之寄生抽取和静态时序分析该方案可以在最大限度上提高设计在不同 3D-IC 制造方案的可迁移性,从而最大程度减少芯片设计团队对于 3D-IC 先进封装技术的学习成本、封装设计团队对芯片设计技术的学习成本、系统多物理验证和签核团队对芯片设计和封装设计的学习成本,从而使团队中的每个角色专注于自己所熟悉的领域,更快的实现 3D-IC 产品全系统的设计收敛和签核,通过传统工艺实现更高系统集成度,或在先进工艺节点或异构集成系统上进一步提高数据带宽、吞吐率和传统的性能、功耗、面积等综合系统指标。 Integrity 3D-IC 平台的推出只是开始,我们期待越来越多的设计者借助 Integrity 3D-IC 将两维设计平面拓展到三维设计空间,来实现 5G / 6G 通讯、人工智能、数据中心、高性能移动处理器、汽车电子等越来越先进的创新需求,为人类的生产生活开创更加美好的未来!来源:Cadence楷登

未登录
还没有评论
课程
培训
服务
行家
VIP会员 学习计划 福利任务
下载APP
联系我们
帮助与反馈