Cadence 数字和定制/模拟设计流程获 TSMC 最新 N2 工艺认证_ACT_System_寄生参数_电源

Cadence 数字和定制/模拟设计流程获 TSMC 最新 N2 工艺认证

内容提要

Cadence 数字全流程涵盖关键的新技术，包括一款高精度且支持大规模扩展的寄生参数 3D 场求解器

Cadence Cerebrus 由 AI 驱动，支持 N2 制程，可大幅提高客户的生产力

基于 AI 驱动的 Virtuoso Studio 的定制/模拟流程支持电路优化，功能经过增强，可将设计迁移吞吐量提升 3 倍

双方的共同客户正在积极使用 N2 PDK 来开发 AI、大规模计算和移动 IC

中国上海，2023 年 10 月 10 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布其数字和定制/模拟流程已通过台积电（TSMC）最新的 N2 设计规则手册（DRM）认证。通过此次最新合作，两家公司将交付新的 N2 制程设计套件（PDK），让客户可以轻松便捷地使用二者的最新技术，包括有助于提高设计生产力的 Cadence^® AI 技术。双方的共同客户已经在使用 N2 PDK 设计创新的 AI、大规模计算和移动应用，以实现设计目标，简化模拟流程迁移并加快产品上市。

Cadence 数字全流程

经过认证的完整 Cadence 数字全流程包括 Innovus^™ Implementation System、Quantus^™ Extraction Solution 和 Quantus Field Solver、Tempus^™ Timing Solution 以及 ECO Option、Pegasus^™ Verification System、Liberate^™ Characterization Portfolio 和 Voltus^™ IC Power Integrity Solution。

该数字全流程支持所有最新的 TSMC N2 PDK 要求，为客户提供了多项关键的新功能。此外，Quantus Field Solver 可对大量的几何图形以及 N2 节点的寄生效应进行建模，为 SRAM、存储器、高性能灵敏设计提供高度精确的模型。Innovus Implementation System 引擎的性能再度提升，使用可预测可收敛的流程，优化利用率，实现 N2 设计目标。用于物理签核的 Pegasus Verification System 与 Cadence Virtuoso^® Studio 紧密集成，可有效提升设计生产力。最后，Voltus IC Power Integrity Solution 跨前端层的压降分析，让客户可以构建稳健的电源网络，以实现压降收敛。

Cadence Cerebrus^™ Intelligent Chip Explorer 同样支持 N2 制程，帮助客户减少在手动设计流程上花费的时间，大幅提升生产力。

Cadence 定制/模拟流程

Cadence 定制/模拟流程通过了 TSMC N2 技术认证，以 Virtuoso Studio 为基础，后者包括 Virtuoso Schematic Editor、Virtuoso ADE Suite 及 Virtuoso Layout Suite。还包括 Spectre^® Simulation Platform，该平台包含的产品有 Spectre X Simulator 和 Spectre eXtensive Partitioning Simulator（XPS）。最新流程提供了一个完整的布线技术套件，涵盖所有定制/模拟拓扑结构。

新版 Virtuoso ADE 架构经过升级，允许用户在现代化计算集群以及公有云和私有云上运行上万次仿真测试。同时还可以减少 Virtuoso 的内存占用。此外，还增加了经过增强的验证方法，以确保设计稳健可靠。Spectre FMC Analysis 统计技术可快速查找可能导致设计失效的尾部样品。同时，用户还可以使用新的优化算法，快速根据新的规格公差调整迁移后的设计。

Virtuoso Layout Suite 经过升级，可在 TSMC N2 制程上提供有效的 layout 实现，提升各项功能的性能，如核心编辑命令、连接关系提取、layout 浏览及导出到抽象生成；通过轨道模式助手增强了模拟单元的接合；增加了一种独特的、基于非均一网格的结构化器件摆放方法，以交互的形式辅助用户摆放器件、布线、进行填充和插入；器件级自动布线功能，用于管理先进节点复杂性；依据 DRM 自动生成保护环；集成寄生参数提取和 EM-IR 检查；增强了定制设计迁移和功能复用；布局布线引擎与 Innovus Implementation System 无缝集成，以提升结果质量（QoR）。

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“得益于与 Cadence 的长期合作，客户能够使用我们最新的 N2 制程技术和经过增强的 Cadence 数字及定制/模拟流程，打造新一代 AI、超大规模计算和移动 IC，”TSMC 设计基础设施管理事业部负责人 Dan Kochpatcharin 说道，“Cadence 和 TSMC 与客户并肩作战，深入了解他们最迫切的设计需求，有针对性地精细调整我们的解决方案，更好地满足客户的要求，帮助他们更快将产品推向市场。”

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“Cadence 持续专注于创新，通过此次与 TSMC 的最新合作，我们为经过认证的最新数字和定制/模拟流程增添了更多新功能，助力客户成功开发 N2 设计，”Cadence 公司资深副总裁兼数字与签核事业部总经理 Chin-Chi Teng 博士表示，“此外，我们的 AI 驱动解决方案 Cadence Cerebrus 和 Virtuoso Studio 为客户提供了创新的自动化功能，可显著提高设计效率。期待看到双方的共同客户实现设计目标，更快向市场推出高质量的设计成果。”

Cadence 数字和定制/模拟设计流程支持 Cadence 的智能系统设计（Intelligent System Design^™）战略，旨在助力客户实现系统级芯片（SoC）的卓越设计。

来源：Cadence楷登

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实现签核时，为了保证芯片设计的耐用性，设计师会面临重重挑战，利用 Cadence® Tempus™ 设计稳健性分析（DRA）套件为设计工程师提供领先的建模技术，可实现最佳功耗、性能和面积目标（PPA）。相较于传统方法，Tempus DRA 套件提供了一套全面的高级分析功能，有望增强设计级稳健性，实现更优 PPA。使用 Tempus DRA 套件完成完整分析后，设计工程师可以利用 Cadence Innovus 设计实现系统中的 Tempus ECO 选项进行模块级的收敛，并使用 Cadence® Certus 收敛解决方案进行子系统/全芯片层的签核收敛，显著提高设计收敛速度，优化 PPA 目标达成。来源：Cadence楷登