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技术博客 I 通过慢速跳频减少无线通信中的干扰

本文要点

扩频中的跳频技术，通常用于无线个人区域网络和局域网应用。
慢速跳频属于跳频的一种，主要用于避免无线通信系统中的多路访问干扰。
慢速跳频扩频技术是无线局域网和无线个人区域网络通信中常用的一种技术。

当同一地点有多个电路使用同一频率或频段时，就会产生电磁干扰。来自不同设备的信号会相互干扰，导致控制失灵或干扰设备的正常运行。电磁干扰是无线通信中的一个严重问题。为了确保数据传输的安全性，有必要尽量减少这种干扰。

扩频技术是用于缓解干扰问题的一种信号调制方法。有一种称为跳频（Frequency Hopping）的扩频（Spread Spectrum）技术，通常用于无线个人区域网络和局域网应用。慢速跳频（Slow Frequency Hopping）属于跳频的一个子类别，主要用于避免无线通信系统中的多路访问干扰。

跳频扩频技术

跳频扩频 (Frequency Hopping Spread Spectrum，即 FHSS) 技术指的是载波信号从一个频率随机跳转到另一个频率。注入信号的载波遵循只有发送端和接收端知道的特定跳频模式。跳频集的频率从 f1 到 fL 不等，其中 L 是可用于跳频的频率信道数量。在一个给定的时间内（称为跳频周期 th），传输的信号保持在带宽为 B 的特定跳频时段内。在给定的跳频时间内，传输信号的频率是恒定的。扩频带宽用 W 表示，W 将远远大于 B。

跳频扩频技术的优势

1. 增加带宽：通过跳频过程，待传输信号的窄带宽转换为宽带宽。

2. 克服信号衰减问题：衰减是指信号减弱的变化。但相隔几个兆赫的信号频率就不会同时衰减。因此，跳频能够通过分离信号来限制衰减和相关的通信故障。

3. 多径信道通信：多径信道通信经常面临信道干扰问题，使用跳频可有效防止这些干扰。

4. 提高频谱效率：在跳频中，每个带宽为 B 的信道都包含单载波频率，作为其中心频率。大部分信息都位于给定的信道频谱区域内，有助于提高频谱效率。

5. 防止干扰：载波信号的频率是跳变的，因此跳频具有很强的抗干扰性能。

慢速跳频技术

跳频扩频技术分为两种：快速跳频和慢速跳频。在慢速跳频中，载波频率是定时变化的。发送端和接收端都知道创建的跳频序列。发送一个信号频率所需的时间比发送几个比特的数字信息所需的时间要长。不过，慢速频谱可以减少信号传输中的干扰和衰减。

在慢速跳频中，载波时间周期 Tc 大于符号时间周期 Ts。每次跳频都会传输多个符号。慢速跳频的 Tc 和 Ts 之间的关系为 Tc = N Ts。每隔 Tc 秒，信号的中心频率会根据跳频模式发生变化。慢速跳频扩频技术还采用了错误控制编码，以便恢复一次跳变过程中的比特损失。

慢速跳频技术的优势

除了具备跳频技术的一般优点，慢速跳频还有其自身特殊优势——

即使某一个跳频信号在接收端因窄带干扰而衰减，其他信号也能正确接收。也就是说，哪怕在慢速跳频中发生信号丢失，接收端也能重现原始信息。

总之，使用慢速跳频技术来确保信号传输安全，不仅有利于解决衰减和干扰等问题，还有助于实现无信号干扰的多重接入通信。

此外，进行电磁仿真可以帮助了解设计中的信号是否符合性能规格，并了解设计在电路/系统中是否存在意外的电磁耦合。

以下情况也应该进行电磁分析：

正在进行设计（芯片、封装、电路板、系统），并且希望了解当前设计的电性性能，此时需要实现高性能和集成；
在签核过程中，需要确定最终的设计结果是否和预想的一样好，此时相比于性能，则更关心精准度。

目前，Cadence 的产品组合提供多种电磁 (EM) 技术——Sigrity分析、Clarity 3D Solver、EMX 仿真器及 AWR AXIEM 分析和 Analyst 软件，可高效设计并准确分析基于慢速跳频扩频的无线通信系统，在5G通讯时代提供全面的解决方面。

来源：Cadence楷登

技术博客 I 如何确定目标阻抗以实现电源完整性？

本文要点将 PDN阻抗设计为目标值有助于确保设计的电源稳定性。PDN 目标阻抗在一定程度上会决定 PDN 上测得的任何电压波动。确定目标阻抗需要考虑 PDN 上允许的电压波动、输出信号上允许的抖动，或将两者都考虑在内。阻抗可能是用于普遍概括电子学所有领域信号行为的一项指标。在 PCB 设计中设计具体应用时，我们总是有一些希望实现的目标阻抗，无论是射频走线、差分对，还是阻抗匹配网络。要想确保电源完整性，就要按照 PDN 目标阻抗进行设计，但如何确定 PDN 目标阻抗是一项不小的挑战。而遗憾的是，没有哪一项行业标准（甚至产品手册中也没有提供一定的规范）可以告诉我们，在 PCB 中实现电源完整性所需的目标阻抗是多少。为此，我们需要针对信号行为、允许的功率波动、甚至 PDN 的拓扑结构来确定最低要求。1对于电源完整性而言，合适的目标阻抗是多少？去耦电容有助于达到目标阻抗并保持电源完整性不能想当然地认为任何 PDN 都需要一个特定的目标阻抗水平，因为事实并非如此简单。我们需要选择的阻抗值取决于几个因素，而且根据 PDN 的结构，可能很难确定哪些因素最为重要。影响目标阻抗值的主要因素包括：电源总线上允许的电压波动输出信号上允许的时序抖动数字 IC 中的核心和逻辑电平流入 PDN 的电流大小和带宽PDN 是数字的还是模拟的PDN 的拓扑结构要确定电源完整性的目标阻抗，有两种最常见的方法，即考虑上述列表中的前两项。虽然该列表中的所有要点都是相互关联的，但前两项通常用于确定 PDN 目标阻抗的设计目标。最小电压波动的目标阻抗需要一定的电压波动才能让一定量的电流流入 PDN，而产生电压波动所需的目标阻抗可以由欧姆定律确定。如果知道了允许的电压波动和开关期间的总电流消耗，就可以计算出与这两个值有关的 PDN 阻抗。 PDN 目标阻抗方程举个例子，只要翻阅一下主处理器的数据手册就可以确定限值。下图所示为 Kintex UltraScale FPGA 的电源电压数据。我们可以根据数据表中列出的电源电压的标称值、最小值和最大值（见下面的红框），对电源轨电压的波动设定一个限制。某大型 FPGA 的电源电压数据例如，在第一行中，如果我们考虑到 VCCINT 内部电源电压有 20% 的安全裕度，我们可以将允许的电源轨电压波动设置从 0.927 V 到 0.974 V。接下来，在产品手册中找到开关期间的电流消耗，并使用欧姆定律来确定设计中的 PDN 目标阻抗。只要该电源轨的 PDN 阻抗在整个信号带宽内低于目标值，那么任何电压波动都可以最小化。最小抖动的目标阻抗确保抖动最小化是一个重要的目标，有时也可用来确定 PDN 的目标阻抗。当一个数字器件进行开关操作并导致电源总线上的电压波动时，器件中不断变化的逻辑电平会导致信号中的时序和上升速率发生波动。显然，这两者相互依存，并创造了一个有趣的反馈系统，但要使抖动最小化，就必须使这种电源波动最小化。抖动的典型值可以从 10ps/mV 到 100ps/mV（对于某些逻辑电路而言）不等。高精度时序和测量应用需要将抖动降低至 1 ps/mV。这方面的例子包括点云成像应用，如激光雷达、4D 雷达和其他电子光学应用。拓扑结构PDN 的拓扑结构也会影响目标阻抗，但并不是以我们预期的方式。典型 PCB 中的 PDN 可以有一个多总线拓扑结构。在这种拓扑结构中，通常有一个初级稳压器，将输入电压降至高逻辑电平 (5V)，并将电源分支至总线。总线上也会放置其他稳压器，用于继续降低电压。详见下面方框图中的示意图。典型的 PDN 拓扑结构，一条电源总线上有多个电路模块每个总线段上的不同电路模块和器件可以相互影响，这意味着由一个器件引起的 PDN 上的干扰可以传播到所有其他器件。这可以用 Z 参数矩阵来量化，它也称为阻抗参数矩阵。从该矩阵可以全面了解 PDN 阻抗，以及流入 PDN 某部分的电流如何在其他部分产生纹波。3D 电磁场求解器可用于确定网络参数矩阵，并在开始原型设计之前评估电路板的电源完整性。2努力降低 PDN 阻抗一般来说，无论 PDN 的拓扑结构如何，我们都应该努力在所需带宽内将 PDN 阻抗降至最低。把 PDN 阻抗降到零是不可能的，但如果能把 PDN 阻抗降到毫欧级别，达到 GHz 级频率，那么设计就会非常顺利。如果使用大量具有不同 ESL 值的去耦电容和相邻平面，将有助于降低 PDN 阻抗，从而使电源总线电压波动和输出信号的抖动保持在一个较低的水平。在所有设计挑战中，目标阻抗只是电源完整性的一个方面。Cadence Sigrity X 软件可以帮助我们评估设计中的电源完整性，并提供了一整套时域和频域仿真功能，以确定目标阻抗是否需要降低。Sigrity X 提供了一系列可以用于 PDN 阻抗分析的仿真功能，在全面评估系统功能并确保电源完整性上助您一臂之力。来源：Cadence楷登