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射频架构之零中频

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零中频架构是将基带直接变为射频,与超外差方案相比,减小了中频和本振射频电路、中频滤波器等的使用,因此零中频架构收发信机具有体积小、功耗低、便于集成等优点。零中频架构收发信机的架构框图如图所示。零中频架构的优点:

将信号分为实部与虚部传输,降低的基带的资源损耗,提高了频谱利用率

由于没有中频,降低滤波器设计难度

由于信号传输分为正交差分传输,减小共模干扰


零中频方案虽然有体积小、功耗低等优点,同时也存在一些缺陷。

本振泄漏

零中频方案中射频与本振频率相等,如果射频与本振之间隔离不好,本振信号通过内部直接馈通至射频,泄漏的本振与本振混频,混频出直流信号叠加到基带信号中,造成信号解调的失真。零中频本振泄漏示意图如图2-10所示。



直流偏移

零中频方案存在的另一个缺陷是直流偏移(DC-offset),直流偏移主要由本振泄漏、电路干扰引起。直流偏移会叠加在基带信号中,对基带造成干扰,同时直流偏移可能会导致电路饱和,无法放大。下面给出了直流偏移存在对电路影响的数学分析。

正交的基带信号I、Q可用式(1.1)表示。

零中频正交频率源可用式(1.2)表示。

式(1.3)给出了零中频混频输出的射频表达式。

(1.3)

由上式可以看出:

其中1/2cos(ω+ωc)t+AB/2cos(ωt+ωct+ψ+θ)是想要的上边带,1/2cos(ωc-ω)t-AB/2cos(-ωt+ωct+ψ-θ)是泄漏的下边带,即镜频。EBsin(ωc+ψ)是载波泄漏,由式可以得出载波泄漏是由直流偏移引起的。

直流偏移对EVM的影响

DC-offset存在对系统最直接的影响是对EVM指标的恶化,DC-offset对EVM的影响如图3所示。理想的π/4 QPSK如图3(a)所示。直流偏移对星座图的影响如图3(b)所示。

图3 DC-offset对EVM的影响

从图3可以看出,直流位移导致星座图整体偏移,位移矢量越大,EVM恶化程度越大。所以,零中频发射机的核心在于如何控制直流偏移带来的EVM 恶化。EVM与DC-offset的关系可表示为:

EVM与SNR的数学关系分析如图4所示。

从图中可以看出DC-offset性能-20dBc,对EVM的影响为10%;

DC-offset性能-35dBc,对EVM的影响为1.8%;

DC-offset性能-40dBc,对EVM的影响为1%;

为了保证系统的通信质量,需降低DC-offset。

由公式(1.5)可以得出零中频方案直流偏移的解决办法是采用对消办法将基带信号的直流偏移消除。改造后的零中频方案如图5所示,通过在基带信号的共模电压上加入微调电压实现降低直流偏移的影响。可调差分偏置:E+

=0

幅度相位的不平衡

由于硬件电路的偏差,基带信号经过硬件电路的DA/AD的变化、放大会出现幅度与相位的偏差,I/Q两路电路结构上的差异带来的幅度不平衡及相位不平衡,在频域上表现为镜像,纯零中频镜像的位臵与信号重叠,镜像的存在极大的恶化了系统的性能指标。

幅度不平衡来源:I/Q链路的混频器的增益以及DAC的不对称(无法完全一样);

DAC与调制器直接的低通滤波器无法做成完全一样(包括无源电容电感以及走线)

相位不平衡来源: 调制器内部的90°移相器

I/Q 走线

I,Q 的DAC 采样时钟的相位差


幅度不平衡的影响分析:

相位不平衡的影响分析:

幅度相位不平衡的解决办法:算法处理

算法通过FPGA采样不平衡泄露干扰,采用迭代算法,产生反向偏移,抵消幅度与相位不平衡产生的镜像干扰。


来源:射频通信链
电路通信控制
著作权归作者所有,欢迎分享,未经许可,不得转载
首次发布时间:2025-07-28
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匹诺曹
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频率源对系统指标的影响

我们常说频率合成器常被比作电子系统的“心脏”,那频率合成器是如果影响系统指标的呢?1. 工作原理PLL由鉴相器(PD),环路滤波器(LPF),压控振荡器(VCO)三个基本模块组成的一种相位负反馈闭环系统。 2. 相位噪声相位噪声:正弦波瞬时相位Φ(t)=ωt+φ(t)=线性相位ωt+随机相位φ(t),随机相位φ(t)的功率谱就是相位噪声谱,归一化后用功率谱密度表示。相位噪声采用相对值表示: 相位噪声相当于一个噪声源对正弦波进行相位调制,若相位噪声较小,则调相指数(最大相偏)很小,φ(t)的功率谱与正弦波的功率谱相差不太大,所以用频谱分析仪测正弦频谱时,只能大致能观察相位噪声(但不准确,而且频谱分析仪的动态范围偏小)。相位噪声中,窄带分量就是杂散。通常我们说相位噪声很重要,那相位噪声如何影响指标,相位噪声又是怎么提出技术要求的呢?我们经常看到的指标要求邻信道功率比:≤-60dBc@±12.5kHz邻信选择性:≤-60dBc@±12.5kHz阻塞:≤-90dBc@±1MHz互调要求:≤-60dBc@±50kHz@±100kHz这些指标前文中讲过有一些与系统的线性有关,也与系统的相位噪声相关,那么是怎么与相位噪声有关的呢?这里我们先提一个概念,倒易混频正常mixing是拿LO当本振,去变RF的频率。倒易mixing是倒过来拿RF当本振,去变LO的频率。这两种mixing同时存在,只是强弱不同,与RF输入功率和LO远端相位噪声紧密相关。 倒易混频相当于天线端噪底从-174dBm/Hz抬高到L(Δf)+Pi。邻道选择性、阻塞即为倒易混频的一种,相当于抬高底噪。以邻道选择性为例,根据倒易混频的要求即可算出对相位噪声的要求。对相位噪声的要求如下:第1邻道-60dBc@12.5kHz要求本振相位噪声必须低于-60-10log(12.5´103)=-107dBc/Hz@12.5kHz。指标换算即为邻道功率比对相位噪声的最低要求,12.5k的相位噪声为环路外噪声,根据频率源的计算公式可知,邻道指标对相位噪声的要求主要由VCO的相位噪声决定。在VCO的设计时就需要注意相位噪声的要求。同样的对于发射指标-发射邻道抑制可以同样换算出相位噪声的要求。3. 锁定时间跳频发射机在频率跳变期间留出一定的时间,给频率合成器修改频率。换频时间是指从频率合成器加载开始,到频率合成器的输出频率锁定,且相位抖动小于一定值(5°)的时间差。 锁相环手册中一般会给出频率切换的时间,如下图所示锁定时间为25us,但是从频率加载的到锁定的时间是多少呢?这个要如何计算呢? 我们都知道,锁相环的加载是每一个clk送一个数,如果上图锁相环一共有6个寄存器,每个寄存器有32位,clk是5Mbps,那么从加载到锁定的时间是:0.2*32*6+25=63.4us,在选择锁相环的时候就可以推算出锁定时间。4. 杂散来源PLL电荷泵存在泄漏:参考频率、鉴相频率、数字时钟干扰等,这些都会以杂散的形式表现。电源存在纹波,DC-DC共模干扰,放大器产生幅度杂散,VCO产生相位杂散。若fout的n次(主要是2、3次)谐波频率大于fclk/2,就会折叠回0~ fclk/2, 任何fout必有一个影子fclk- fout 。这个称之为整数边界杂散 杂散解决办法启用Δ-∑调制(dither),将杂散能量转换为相位噪声能量,被调制到频率高端,通过低通环路抑制,杂散降低,但相噪变差;电源:DC-DC开关频率的选择,低噪声LDO的选择;电源滤波器:抗共模干扰,抑制浪涌;单元电源:限流,抑制浪涌,限制地电流浪涌;好了,锁相环对系统参数的影响就到这里了。布局:遵循PCB上噪声分布;内部干扰:远离DC-DC、数字器件;来源:射频通信链

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