Cadence 携手展讯推出虚拟参考设计套件，客户设计周期大幅缩短12周_System_电源_信号完整性_电子

Cadence 携手展讯推出虚拟参考设计套件，客户设计周期大幅缩短12周

2015年12月3日，中国上海—Cadence Design System, Inc. （现已正式更名为楷登电子，NASDAQ：CDNS）与展讯在今日联合宣布，双方经由精诚合作，针对展讯SC9830A四核芯片系统(SoC) 平台要求，开发出了一款虚拟参考设计套件。借助此套件，双方共有客户能够缩短移动产品和应用设计周期，最长达 12 周，包括用于原理图设计、PCB 设计、具有电源感知的信号完整性（SI）和电源完整性（PI）sign off级的仿真分析。

此虚拟参考设计套件旨在为工程师使用展讯SC9830A 四核 SoC 设计目标 PCB 方案提供指导。用户可以直接采用 SC9830A 参考 PCB 设计套件，并将相关部分复用于自己的设计，从而按需迅速调整其他部分。虚拟参考设计套件包括可以直接复用的PCB设计相关数据和分析模型，适用于：

Cadence® Allegro® PCB Designer（原理图和PCB设计）
Cadence Sigrity™ PowerDC™（直流电源完整性）技术
Cadence Sigrity Power SI®（频域电源完整性）技术
Cadence Sigrity 面向LPDDRn ，具有电源感知的信号完整性（SI）分析技术

“我们与 Cadence 精诚合作，利用 Sigrity 技术共同开发虚拟参考设计套件，有了这款套件，客户在我们的 SC9830A 四核 SoC 中进行设计时会更加轻松，”Spreadtrum 硬件工程高级副总裁 John Rowland 表示。“现在，我们的客户能自行优化产品的成本和性能，充分发挥展讯 SC9830A 的全部功能，轻松应对上市时间不断缩短的严峻挑战。”

来源：Cadence楷登

海思半导体DSP产品设计采用Cadence Innovus设计实现系统

2016年1月18日，中国上海— Cadence Design System, Inc. （现已正式更名为楷登电子，NASDAQ：CDNS）今日宣布，海思半导体（HiSilicon）完成对Cadence® Innovus™ 设计实现系统的评估，将其用于28纳米和高级鳍式场效电晶体数字信号处理器（FinFET DSP）的设计项目。Innovus设计实现系统不仅助力海思半导体实现1.2GHz最佳性能目标，而且对比前代方案进一步缩小20% 产品面积。Innovus设计实现系统采用GigaPlace™ 解算器为基础的布局技术、GigaOpt™ 低功耗优化、CCOpt™ 并发时钟及数据通路优化引擎等先进技术，充分应对高难度的复杂设计。同时，Innovus设计实现系统采用大规模并行处理架构，核心算法能够利用多线程分布式计算，这大幅度提升了使用行业标准硬件进行设计的容量和运行速度。上述先进技术使得海思半导体无需对数百万单元尺寸的设计模块使用层次化实现方法。“我们决定采用Innovus设计实现系统。它不仅能达到我们的目标频率，还能显著缩小DSP模块面积，”海思半导体后端设计部部长夏禹表示。“Cadence的解决方案为复杂高阶工艺节点设计专门打造，不仅能够充分满足客户对产品的要求，产品上市时间也大幅缩短。”“Innovus设计实现系统专为大规模复杂设计打造，解决产品性能以及功耗，性能和面积（PPA）面临的挑战；事实证明，它已经帮助海思半导体实现了PPA和项目周转时间的全面完善，”Cadence数字与签核事业部资深副总裁兼总经理Anirudh Devgan博士表示。“需要特别指出的是，产品面积大幅缩小后依然能实现最高频率目标，不仅帮助海思半导体缩短了实现时间，还节约了大规模设计的研发成本。” 作为下一代物理设计实现解决方案，Innovus设计实现系统可助开发者在实现高质量设计与最佳PPA的同时加快产品上市速度。来源：Cadence楷登